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如何使用FPGA实现FIR抽取滤波器的设计
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2020-07-07
张伟
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用FPGA实现抽取滤波器比较复杂，主要是因为在FPGA中缺乏实现乘法运算的有效结构，现在，FPGA中集成了硬件乘法器，使FPGA在数字信号处理方面有了长足的进步。本文介绍了一种采用Xilinx公司的XC2V1000实现FIR抽取滤波器的设计方法。
具体实现
结构设计
基于抽取滤波器的工作原理，本文采用XC2V1000实现了一个抽取率为2、具有线性相位的3阶FIR抽取滤波器，利用原理图和 VHDL共同完成源文件设计。图1是抽取滤波器的顶层原理图。其中，clock是工作时钟，reset是复位信号，enable是输入数据有效信号，data_in（17:0）是输入数据，data_out（17:0）是输出数据，valid是输出数据有效信号。adder18是加法器模块，mult18是乘法器模块，acc36是累加器模块，signal_36to18是数据截位器模块，fir_controller是控制器模块。控制器定时向加法器、乘法器和累加器发送数据或控制信号，实现流水线操作。
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