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如何使用虚拟工艺加速工艺优化
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我们不断向先进的 CMOS 的微缩和新存储技术的转型，导致半导体器件结构的日益复杂化。例如，在 3D NAND 内存中，容量的扩展通过垂直堆栈层数的增加来实现，在保持平面缩放比例恒定的情况下，这带来了更高深宽比图形刻蚀工艺上的挑战，同时将更多的阶梯连接出来也更加困难。人们通过独特的整合和图案设计方案来解决工艺微缩带来的挑战，但又引入了设计规则方面的难题。二维 （2D） 设计规则检查 （DRC） 已不足以用来规范设计以达成特定性能和良率目标的要求。同时完全依赖实验设计（DOE） 来进行工艺表征和优化也变得难以操作。以往工程师通过运用 DOE 实验来节省工艺研发的成本和时间，而现在他们需要进行数以百计的 DOE 才能达到目的，这反而需要大量的时间和物料，包括晶圆。此外，工艺步骤之间非直观的交互作用，以及狭窄的工艺窗口，使得使用第一性原理建模来同时进行性能提升和良率优化变得尤为困难。因此需要对复杂工艺流程进行三维建模理解，而虚拟制造建模平台 Coventor SEMulator3D 为此而生。 SEMulator3D 能提供哪些功能？该软件可从一系列标准单元工艺步骤中创建 3D 虚拟工艺整合模型，以模拟工艺流程。SEMulator3D 使用完全整合的工艺流程模型，可以预测工艺更改对下游工艺步骤的影响，这在过去则需要在晶圆厂中依靠“先制造和后测试”的循环来实现。例如，工程师可以使用该软件对替换金属栅极 （RMG） FinFET 进行快速建模，该元件使用先沟槽金属硬掩模 （TFMHM）后段制程 （BEOL） 与自对准通孔工艺 （SAV）。工程师在完成虚拟加工的 3D 模型之后，就可以进行 2D 和 3D 的虚拟测量和电学性能参数提取。该软件的电学分析组件增加了电阻和电容提取功能，有助于理解工艺和设计灵敏度。该软件提供了 3D 建模和验证电学性能的快捷平台。SEMulator3D 中使用了有预测性的工艺模型和能精确匹配实际晶圆的 3D 结构，比其它孤立解决方案中使用的理想化几何结构，更能精确地反映所制造的器件，从而具有更高的精度。 DRAM 演示该演示展现了该平台如何根据刻蚀设备的性能参数（如材料的刻蚀选择比和气流流向通量分布）的变化对器件电学性能进行建模，形象地说明了虚拟制造的案例。简单的 DRAM 器件案例研究侧重于对栅极刻蚀行为和刻蚀特征的研究，通过对其做合理设定来满足预先设定的电学性能和良率目标。
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