×

FPGA的SerDes详细资料说明

消耗积分:0 | 格式:rar | 大小:0.75 MB | 2020-12-30

分享资料个

  我在2015年底到2016年初的时候,使用7 Series FPGA Transceivers完成了TS流数据的传输,当时使用的传输速度为3.125G,SerDes选取的是8b/10b编码方式,到最后速度提升到6.25G。均已获得完好的传输效果。不过当时因为项目紧张,对于SerDes的学习不那么深入,再随着两年时间已经将当时所学习的知识忘记了好大部分。

  在前两天又需要对当时的项目进行一些小的修改,修改完成后发现了2012年发表的一篇文章对SerDes进行了特别详细的解释,为了查阅和学习方便,特将该文章转载在我的博客中。原文章地址为:点击打开链接

  首先对作者表示非常深厚的感谢,如有侵权,请私信说明。其次,本篇文章虽为转载,并非简单的复制粘贴,并且我会根据自己的工作经验,以及对SerDes的理解对某些部分相加说明。最后,虽然这篇文章距现在已经过去整整五年,但是依然是普通FPGA工程师的SerDes入门需读的文章之一。

  理解SerDes

  FPGA发展到今天,SerDes(Serializer-Deserializer)基本上是器件的标配了。从PCI发展到PCI-E,从ATA发展到SATA,从并行ADC接口到JESD204,从RIO到Serial RIO……等等,都是在借助SerDes来提高数据传输的性能。SerDes是非常复杂的数模混合设计,用户手册的内容只是描述了相对粗略的概念以及使用方法,并不能完全解释SerDes是怎么工作的。在使用SerDes的过程中,设计者有太多的疑惑:为什么在传输的过程中没有时钟信号?什么是加重和均衡?抖动和误码是什么关系?各种抖动之间有什么关系?时钟怎么恢复?等等这些问题,如果设计者能够完全理解这些问题,那么对于SerDes的开发也不再是难事。本文试着从一个SerDes用户的角度来理解SerDes是怎么设计的。

  SerDes的价值

  并行总线接口

  在芯片之间的数据传输,最早的时候是以串行传输的方式完成的,但随着数据量的越来越大,串行数据传输的缺点变得特别明显:速率太低。所以芯片设计者就想着增加数据传输的位宽,用并行的方式传输数据,这样相对于串行传输就有更高的传输速率。芯片之间的互联通古系统同步或者源同步的并行接口传输数据。图1.1演示了系统同步和源同步并行接口。

声明:本文内容及配图由入驻作者撰写或者入驻合作网站授权转载。文章观点仅代表作者本人,不代表电子发烧友网立场。文章及其配图仅供工程师学习之用,如有内容侵权或者其他违规问题,请联系本站处理。 举报投诉

评论(2)
发评论
jf_47822481 2023-07-26
0 回复 举报
文笔稍差,很多错误 收起回复
zx2455120004 2023-01-07
0 回复 举报
说了个寂寞 收起回复

下载排行榜

全部2条评论

快来发表一下你的评论吧 !