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FPGA加速神经网络的矩阵乘法

消耗积分:0 | 格式:pdf | 大小:0.49 MB | 2023-09-15

王帅

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本应用笔记描述了大乘加法的实现和评估专为加速深度学习神经的矩阵乘法而设计的脉动阵列网络推理应用程序。此设计基于 32×192 中的 6144 DSP 阵列构建配置，跨越 XCVU37P-2E FPGA 的所有 3 个超级逻辑区域 （SLR）。时序收敛实现了最大工作频率为 638 MHz。
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