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2008-03-15
申根换
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4 位移位寄存器（并行存取，J－ K 输入）
54195/74195
54S195/74S195
54LS195/74LS195
195 为 4 位双向移位寄存器，共有 54195/74195、
54S195/74S195，54LS195/74LS195 三种线路结构形式。
其主要电特性的典型值如下：
型号 fm PD
54195/74195 39MHz 195mW
54S195/74S195 105MHz 350mW
54LS195/74LS195 39MHz 70mW
当清除端（CLEAR）为低电平时，输出端（QA～QD）
均为低电平。
当移位/置入控制端（S LOAD）为低电平时，并在并
行数据输入端（A－D）送入数据，在时钟（CLOCK）
上升沿作用下，QA～QD与A－D相一致。此时串行数据
（J、K
＿＿
）被禁止。
当S LOAD为高电平，在CLOCK上升沿作用下进行右
移操作，数据由J、K
＿＿
送入。
逻辑符号：
引出端符号
CLOCK 时钟输入端
CLEAR 清除端（低电平有效）
A－D 并行数据输入端
J 串行数据输入端
K
＿＿
串行数据输入端（低电平有效）
QA～QD 输出端
Q
＿＿
D 互补输出端
S LOAD 移位控制/置入控制（低电平有效）
54195/74195
54S195/74S195
54LS195/74LS195
195 为 4 位双向移位寄存器，共有 54195/74195、
54S195/74S195，54LS195/74LS195 三种线路结构形式。
其主要电特性的典型值如下：
型号 fm PD
54195/74195 39MHz 195mW
54S195/74S195 105MHz 350mW
54LS195/74LS195 39MHz 70mW
当清除端（CLEAR）为低电平时，输出端（QA～QD）
均为低电平。
当移位/置入控制端（S LOAD）为低电平时，并在并
行数据输入端（A－D）送入数据，在时钟（CLOCK）
上升沿作用下，QA～QD与A－D相一致。此时串行数据
（J、K
＿＿
）被禁止。
当S LOAD为高电平，在CLOCK上升沿作用下进行右
移操作，数据由J、K
＿＿
送入。
逻辑符号：
引出端符号
CLOCK 时钟输入端
CLEAR 清除端（低电平有效）
A－D 并行数据输入端
J 串行数据输入端
K
＿＿
串行数据输入端（低电平有效）
QA～QD 输出端
Q
＿＿
D 互补输出端
S LOAD 移位控制/置入控制（低电平有效）
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