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用VHDL语言在CPLD/ FPGA上实现浮点运算
王飞云
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介绍了用VHDL 语言在硬件芯片上实现浮点加/ 减法、浮点乘法运算的方法,并以Altera
公司的FLEX10K系列产品为硬件平台,以Maxplus II 为软件工具,实现了6 点实序列浮点加/ 减法运算和浮点乘法运算.
随着CPLD 和FPGA 的出现以及EDA 技术的成熟,采用CPLD/ FPGA 实现数字信号处理的
方法已经显示出巨大的潜力. 由于CPLD/ FPGA 器件具备在线可编程能力,克服了专用处理器灵活性方面的不足,同时兼备了高速和低成本的优点,使CPLD/ FPGA 在数字信号处理领域得到广泛应用[1 ,2 ] . 近年来,高密度可编程器件CPLD/ FPGA 的集成度、速度不断提高,设计手段更加完善. Xilinx 公司的XC4000 系列和Altera 公司的FLEX10K系列都提供了5 万门以上,超过100 MHz 工作频率以及多达500 个管脚的FPGA 产品,可以按照用户的要求设计出有多附加功能的专用DSP 代替品[3 ] .
浮点数的运算是数字信号处理的最基本的运算,浮点数具备动态范围大的特点,但是由于
浮点运算器件的电路比较复杂,所以大多数的EDA 软件目前尚不支持浮点运算,浮点运算器件只能自行设计,在设计过程还要考虑运算精度、运算速度、资源占用、设计复杂度的折衷.
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