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基于FPGA和多DSP的多总线并行处理器设计
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2017-10-19
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（２）将 ＦＰＧＡ 作为系统数据缓存、通信与控制中枢，以此
为核心，通过数据与控制总线联接端口控制 ＣＰＬＤ芯片，通过
ＥＭＩＦ总线分别联接ＤＳＰ （Ａ）、ＤＳＰ （Ｂ）和ＤＳＰ （Ｃ）处理芯
片；
（３）端口控制 ＣＰＬＤ芯片的输入端联接多路并行 ＡＤＣ 模
数转换芯片，输出端口联接 ＬＣＤ输出显示模块；
（４）有源晶体振荡器与 ＦＰＧＡ 芯片联接，ＦＰＧＡ 芯片将有
源晶体振荡器分为４路时钟信号输出，分别输出到 ＣＰＬＤ 和３
片 ＤＳＰ芯片；
（５）系统电源模块为 ５Ｖ 单 电 源 供 电，产 生 系 统 需 要 的
３．３Ｖ、２．５Ｖ、１．２Ｖ 电源电压；
（６）多路并行 ＡＤＣ模数转换芯片对阵列接收信号进行采
集，将采集的数据传输到 ＣＰＬＤ缓存空间中，ＣＰＬＤ 缓存空间
半满后将数据传输到 ＦＰＧＡ 数据存储 ＦＩＦＯ 中，并将数据转换
为复数数据保存；
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