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ISA总线的通用多DSP目标系统分析
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2017-10-24
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1 概 述
随着大规模集成电路水平的发展，以数字信号处理器（Digital Signal Process，DSP）为基础的实时数字信号处理技术正在迅速发展，现已广泛应用于图像处理技术、语声处理、智能化仪表、生物医学与工程、通信、自动控制等领域。由Analog Device公司生产的ADSP是应用非常广泛的一类DSP，其典型产品有定点的ADSP2181和浮点的ADSP21060。在许多实际系统中，需要采用多片DSP级联的方式进行处理。因此，ADSP2181经常经级联后用在实际系统中，我们设计了基于ISA总线的通用多DSP目标系统，这种系统可以用于早期研发及各种算法的硬件平台，他对缩短实际系统开发周期、项目预研等都有重要意义和应用价值。
2 通用多DSP 目标系统的构成
通用多DSP 目标系统的构成由6片ADSP2181、2片A/D变换器以及实现逻辑功能的FPGA组成，其原理框图如图1所示。
（1）处理系统
整个处理系统由6片DSP构成，他完成对2路模拟信号的采集和数据处理。本系统采用的是Analog Device公司较为典型的定点DSP系列ADSP2181，相邻2片DSP之间的串口数据的发送与接收、帧同步信号的发送与接收分别对应相连，数据的传输采用自动缓冲的方式。
（2）系统输入
系统输入的模拟信号由2路精度为12b的串行A／D变换器完成，采样率最高达400kS／s，输入模拟量为单极性（0～2．5V）信号。模拟信号经A／D变换器后以串行方式送入第1片DSP。
（3）时序控制
系统时序控制由FPGA（Field Programmable Gate Array，现场可编程门阵列）实现，系统采用Altera公司的FPGA芯片EPFl0K10，其实现的主要功能有：
①产生ISA总线对各片DSP访问的地址译码与控制；
②产生通过IDMA端口访问DSP所需的控制信号IAL，IWR， IRD和IS；
③产生各个DSP的复位信号；
④产生满足A／D转换器时序要求的控制信号CLK（串口时钟）和CONV（转换控制）。
另外，FPGA还完成了DSP与ISA总线之间数据传输所需的控制时序，有效地保证了数据传输的可靠性。
3 通用多DSP目标系统的硬件设计
（1）目标系统的地址分配与实现
每块DSP目标板只占用一组端口地址，每组地址共4个：数据端口、地址端口、复位端口和控制端口。组起始地址通过4b跳线开关加以选择，设开关值为n，则板卡起始地址为360-4×n（记作port），其他3个端口地址分别为port+2，port+4，port+6。在FPGA中采用如图2所示的逻辑，实现了目标系统板端口地址的动态分配。
数据端口port 用于实现对DSP内部存储器的读写操作，完成DSP与上位机之间的数据传输。
地址端口port+2 用于提供对DSP进行读写操作时DSP内部程序存储区（PM）或数据存储区（DM）的起始地址。
复位端口port+4 用于对DSP进行复位操作，实现对DSP的软复位。
控制端口port+6 用于选择要操作的DSP。
随着大规模集成电路水平的发展，以数字信号处理器（Digital Signal Process，DSP）为基础的实时数字信号处理技术正在迅速发展，现已广泛应用于图像处理技术、语声处理、智能化仪表、生物医学与工程、通信、自动控制等领域。由Analog Device公司生产的ADSP是应用非常广泛的一类DSP，其典型产品有定点的ADSP2181和浮点的ADSP21060。在许多实际系统中，需要采用多片DSP级联的方式进行处理。因此，ADSP2181经常经级联后用在实际系统中，我们设计了基于ISA总线的通用多DSP目标系统，这种系统可以用于早期研发及各种算法的硬件平台，他对缩短实际系统开发周期、项目预研等都有重要意义和应用价值。
2 通用多DSP 目标系统的构成
通用多DSP 目标系统的构成由6片ADSP2181、2片A/D变换器以及实现逻辑功能的FPGA组成，其原理框图如图1所示。
（1）处理系统
整个处理系统由6片DSP构成，他完成对2路模拟信号的采集和数据处理。本系统采用的是Analog Device公司较为典型的定点DSP系列ADSP2181，相邻2片DSP之间的串口数据的发送与接收、帧同步信号的发送与接收分别对应相连，数据的传输采用自动缓冲的方式。
（2）系统输入
系统输入的模拟信号由2路精度为12b的串行A／D变换器完成，采样率最高达400kS／s，输入模拟量为单极性（0～2．5V）信号。模拟信号经A／D变换器后以串行方式送入第1片DSP。
（3）时序控制
系统时序控制由FPGA（Field Programmable Gate Array，现场可编程门阵列）实现，系统采用Altera公司的FPGA芯片EPFl0K10，其实现的主要功能有：
①产生ISA总线对各片DSP访问的地址译码与控制；
②产生通过IDMA端口访问DSP所需的控制信号IAL，IWR， IRD和IS；
③产生各个DSP的复位信号；
④产生满足A／D转换器时序要求的控制信号CLK（串口时钟）和CONV（转换控制）。
另外，FPGA还完成了DSP与ISA总线之间数据传输所需的控制时序，有效地保证了数据传输的可靠性。
3 通用多DSP目标系统的硬件设计
（1）目标系统的地址分配与实现
每块DSP目标板只占用一组端口地址，每组地址共4个：数据端口、地址端口、复位端口和控制端口。组起始地址通过4b跳线开关加以选择，设开关值为n，则板卡起始地址为360-4×n（记作port），其他3个端口地址分别为port+2，port+4，port+6。在FPGA中采用如图2所示的逻辑，实现了目标系统板端口地址的动态分配。
数据端口port 用于实现对DSP内部存储器的读写操作，完成DSP与上位机之间的数据传输。
地址端口port+2 用于提供对DSP进行读写操作时DSP内部程序存储区（PM）或数据存储区（DM）的起始地址。
复位端口port+4 用于对DSP进行复位操作，实现对DSP的软复位。
控制端口port+6 用于选择要操作的DSP。
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