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基于FPDP和VME双总线的高速实时信号处理结构可重组多子板系统
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2017-10-25
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基于TIDSP数字信号处理器的通用信号处理板在声纳、雷达信号处理中已经有着广泛的应用。但在一些实时性要求很高的场合，单板多DSP系统并不能完成高速的数据采集传输和大量的数据分析处理工作，从而需要一个由信号采集板和信号处理板组成的多子板系统实现高速实时处理。借助多板多DSP并行处理技术，能够开放性地实现实时性强、精度高、动态范围大和高数据吞吐量连接网络的大规模并行处理系统。此时，数据的板间传输成为这些系统的设计瓶颈。
本文将介绍一种基于FPDP和VME双总线的高速实时信号处理结构可重组多子板系统，并着重分析该系统核心子板——多DSP通用并行处理系统的硬件设计和原理框图。
2、多子板系统总体设计
2.1 系统结构分析
本系统是依托于标准VME机箱的高速实时信号处理结构可重组多子板系统。它由上位机、下位机和VME机箱构成。结构框图如图1所示，它具有以下5个特点：
1．上位机为工控机，下位机由多块数据采集板和DSP信号处理板组成。
2．DSP信号处理板采用一主三从的多DSP并行处理结构。
3．每个下位机都通过标准的总线接口与上位机相连，上位机对下位机起主导作用，它可以通过公共总线下载或更新下位机上的DSP、FPGA等处理器程序，并且随时监控数据。
4．各子板之间数据通过专门的总线传输，不通过上位机统一分配调度。
5．系统结构灵活多变，具有一定可重组性。系统各类子板都做了可扩展性设计。
系统结构可重组性主要解决数据采集通道扩展和信号处理算法多样性等各类问题。系统结构可重组性表现为一方面数据采集可选用单通道结构或者多通道结构，另一方面DSP子板可根据所实现的信号处理算法性能和各通道采集数据的数量及相关性而组合多板串行分步处理结构或者多板独立并行处理结构。
在图1中，系统除去DSP1X等板，保留DSP1Y、2……M板的结构是多板串行分步处理结构：各通道数据通过数据传输总线依次传送至DSP1Y板进行第一步处理，DSP1Y板然后将运算结果传送至DSP2板进行下一步处理，以此类推直至完成各步处理得出最终结果。相反，系统除去DSP2……M板，保留DSP1X……1Y板的结构便是多板独立并行处理结构：各通道数据通过同一数据总线依次或者不同总线同时传至各自相对应的DSP1X……1Y板进行独立并行处理。当然在数据量极大或者算法极其复杂的情况下，我们还可以将系统重组成串行和并行混合处理的结构。
2.2 基于FPDP和VME总线的板间通讯设计
VME总线是军用标准总线的主流类型，其技术成熟可靠，发展时间长，广泛应用于水下通信、雷达声纳、软件无线电等领域。基于DSP程序下载和数据监控的高稳定性要求，我们在系统中采用VME总线实现上位机与下位机的板间通讯。下位机之间的通讯主要涉及到的是数据传输。VME总线对于此类传输就具有协议复杂，调试困难以及速度慢等弱点。因此我们采用目前通用的高速数据传输总线FPDP实现下位机之间通讯。
FPDP（front panel data port）前面板数据口协议是由VITA Standards Organization提出的。基于最小等待时间与精确传输速率，FPDP总线用于在两个或多个VME总线子板之间提供高速数据传输，总线宽度为32bit，通过80线带状电缆连接。单一发送设备，没有总线冲突，协议不包含地址和仲裁周期。数据传输速率完全由发送设备的时钟决定，TTL时钟strobe频率最高为20MHz，±PECL data strobe的频率最高为40MHz，因此数据传输最大带宽为160MB/S。
基于FPDP总线的高速数据板间传输设计实现分为信号发送和信号接收两部分。它包括FPDP主发送端（FPDP/TM）、发送端（FPDP/T）、FPDP主接收端（FPDP/RM）和接收端（FPDP/R）。FPDP总线可扩展为一个主发送端、多个发送端和一个主接收端、多个接收端的形式。这种可扩展传输结构完全符合本文介绍的高速信号处理系统各种结构下多种数据传输方式要求。如图1所示，在系统中，子板通讯采用多条FPDP总线。数据采集板只设计有FPDP/TM接口，主要负责各通道数据采集发送。DSP信号处理板同时设计有FPDP/TM和FPDP/RM接口，配合系统结构重组。系统处于多板独立并行处理结构时，DSP板启动RM模块，只做数据接收终端。系统处于多板串行结构时，前板的FPDP/TM与后板的FPDP/RM相接，构成独立的FPDP总线，从而配合多个DSP板流水作业。在多通道或者多板并行处理结构中，每个FPDP总线上，必须且只能设定一个主接收端和一个主发送端。
在系统中我们可以通过硬件编程、开关和软件修改对FPDP/TM、FPDP/RM进行配置，实现各个系统结构中数据实时多向传输。
3、并行处理系统板极设计
3.1 单板结构及功能描述
本文介绍的高速实时信号处理系统，其核心子板是多DSP并行处理机。它包括多DSP模块、VME总线模块和FPDP总线模块。DSP选用TMS320C6701芯片，它是TI公司第一代采用VelociTITM高性能超长指令字结构的高性能32位浮点型数字型号处理器，其运行时钟频率最高可达167MHz，峰值处理速度可以达到1GFLOPS和34MMACS的运算能力。
本文将介绍一种基于FPDP和VME双总线的高速实时信号处理结构可重组多子板系统，并着重分析该系统核心子板——多DSP通用并行处理系统的硬件设计和原理框图。
2、多子板系统总体设计
2.1 系统结构分析
本系统是依托于标准VME机箱的高速实时信号处理结构可重组多子板系统。它由上位机、下位机和VME机箱构成。结构框图如图1所示，它具有以下5个特点：
1．上位机为工控机，下位机由多块数据采集板和DSP信号处理板组成。
2．DSP信号处理板采用一主三从的多DSP并行处理结构。
3．每个下位机都通过标准的总线接口与上位机相连，上位机对下位机起主导作用，它可以通过公共总线下载或更新下位机上的DSP、FPGA等处理器程序，并且随时监控数据。
4．各子板之间数据通过专门的总线传输，不通过上位机统一分配调度。
5．系统结构灵活多变，具有一定可重组性。系统各类子板都做了可扩展性设计。
系统结构可重组性主要解决数据采集通道扩展和信号处理算法多样性等各类问题。系统结构可重组性表现为一方面数据采集可选用单通道结构或者多通道结构，另一方面DSP子板可根据所实现的信号处理算法性能和各通道采集数据的数量及相关性而组合多板串行分步处理结构或者多板独立并行处理结构。
在图1中，系统除去DSP1X等板，保留DSP1Y、2……M板的结构是多板串行分步处理结构：各通道数据通过数据传输总线依次传送至DSP1Y板进行第一步处理，DSP1Y板然后将运算结果传送至DSP2板进行下一步处理，以此类推直至完成各步处理得出最终结果。相反，系统除去DSP2……M板，保留DSP1X……1Y板的结构便是多板独立并行处理结构：各通道数据通过同一数据总线依次或者不同总线同时传至各自相对应的DSP1X……1Y板进行独立并行处理。当然在数据量极大或者算法极其复杂的情况下，我们还可以将系统重组成串行和并行混合处理的结构。
2.2 基于FPDP和VME总线的板间通讯设计
VME总线是军用标准总线的主流类型，其技术成熟可靠，发展时间长，广泛应用于水下通信、雷达声纳、软件无线电等领域。基于DSP程序下载和数据监控的高稳定性要求，我们在系统中采用VME总线实现上位机与下位机的板间通讯。下位机之间的通讯主要涉及到的是数据传输。VME总线对于此类传输就具有协议复杂，调试困难以及速度慢等弱点。因此我们采用目前通用的高速数据传输总线FPDP实现下位机之间通讯。
FPDP（front panel data port）前面板数据口协议是由VITA Standards Organization提出的。基于最小等待时间与精确传输速率，FPDP总线用于在两个或多个VME总线子板之间提供高速数据传输，总线宽度为32bit，通过80线带状电缆连接。单一发送设备，没有总线冲突，协议不包含地址和仲裁周期。数据传输速率完全由发送设备的时钟决定，TTL时钟strobe频率最高为20MHz，±PECL data strobe的频率最高为40MHz，因此数据传输最大带宽为160MB/S。
基于FPDP总线的高速数据板间传输设计实现分为信号发送和信号接收两部分。它包括FPDP主发送端（FPDP/TM）、发送端（FPDP/T）、FPDP主接收端（FPDP/RM）和接收端（FPDP/R）。FPDP总线可扩展为一个主发送端、多个发送端和一个主接收端、多个接收端的形式。这种可扩展传输结构完全符合本文介绍的高速信号处理系统各种结构下多种数据传输方式要求。如图1所示，在系统中，子板通讯采用多条FPDP总线。数据采集板只设计有FPDP/TM接口，主要负责各通道数据采集发送。DSP信号处理板同时设计有FPDP/TM和FPDP/RM接口，配合系统结构重组。系统处于多板独立并行处理结构时，DSP板启动RM模块，只做数据接收终端。系统处于多板串行结构时，前板的FPDP/TM与后板的FPDP/RM相接，构成独立的FPDP总线，从而配合多个DSP板流水作业。在多通道或者多板并行处理结构中，每个FPDP总线上，必须且只能设定一个主接收端和一个主发送端。
在系统中我们可以通过硬件编程、开关和软件修改对FPDP/TM、FPDP/RM进行配置，实现各个系统结构中数据实时多向传输。
3、并行处理系统板极设计
3.1 单板结构及功能描述
本文介绍的高速实时信号处理系统，其核心子板是多DSP并行处理机。它包括多DSP模块、VME总线模块和FPDP总线模块。DSP选用TMS320C6701芯片，它是TI公司第一代采用VelociTITM高性能超长指令字结构的高性能32位浮点型数字型号处理器，其运行时钟频率最高可达167MHz，峰值处理速度可以达到1GFLOPS和34MMACS的运算能力。
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