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基于DDS驱动PLL结构的Ka波段频率综合器设计方案
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2017-11-14
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1 引言
毫米波系统在雷达与制导、电子对抗、毫米波通信、遥感遥测等领域中有广泛的应用。作为毫米波系统的关键部件-毫米波频率源，它性能的好坏直接影响着系统的整体性能。直接式频率合成是获得高性能毫米波频率源的一个重要方式，但是它体积大、设备复杂、杂散也较大。数字锁相集成器件出现以来，锁相式频率合成器得到迅速发展，但是当需要窄频率步进时，环路带宽需要降低，致使锁定时间变长，不能满足快速跳频的要求。DDS的出现恰好可以弥补这一缺陷，但是它输出频率上限太低，宽带杂散大。在实际的应用中，可以采用上述几种方法相结合的方式，来弥补单独应用某种方式所具有的局限性。本文即根据毫米波雷达对频率源的要求，选用用DDS 和混频 PLL相结合的方式，实现高分辨率、低杂散信号输出。
2 系统方案
本文需设计一频率分辨率优于1MHz，相位噪声优于-85dBc/Hz@1KHz， 优于-90dBc/Hz@10KHz；杂散抑制优于55dBc，跳频时间优于50微秒的毫米波频率源。采用“X波段频综+毫米波四倍频”方案。对X 波段频综的相噪要求即提升为-97dBc/Hz@10kHz， -102dBc/Hz@10kHz，频率步进为0.25MHz，带内杂散《-67dBc.为了实现较高的X波段频综指标，我们将DDS和锁相环结合起来，取DDS和锁相环长处，避其短处。引入DDS，并由其高频率分辨率，高频率转化速度特性来保证系统的高分辨率、捷变频。同时采用将DDS 输出 信号与DDS参考时钟信号上变频方案和在反馈支路中引入混频器的混频锁相环结构来减小环路总分频比，实现系统的低相位噪声性能，对DDS频率、参考分频比和环路分频比的三重调节，回避了大杂散的DDS频点。
系统方案如下图1所示。
图1 频率综合器的系统方案图
3 电路设计
3.1 DDS及PLL电路设计
DDS电路部分选用AD9858芯片，它是一种性能优良的DDS器件，由一个低功耗DDS内核，一个32位相位累加器，14位相位失调调整电路和一个1 GSPS 10位DAC组成。这种新型的DDS在以1 GHz内部时钟速率驱动时能直接产生高达400MHz的频率。并且其32位控制字能提供0.233Hz的调频分辨率。根据本电路的指标要求，采用100M参考晶振信号3倍频后驱动AD9858，选择杂散性能较好的53-58MHz频段输出，再与300M晶振信号上变频后送入PLL环路。
PLL模块在本电路设计中尤为重要。我们采用ADF4153锁相环芯片。对于ADF4153来说，用于计算输出频率的参数有输入参考时钟频率、反馈分频值（即N Divider寄存器中的IN T值和FRAC值） 、参考频率分频值（即R Divider寄存器中的R值和MOD值） 和参考频率倍频值（即控制寄存器中的D值） 。计算公式如下：
RFout = FPFD×（ INT +（ FRAC/MOD ） （1）
FPFD = REFin ×（1 +D） /R （2）
其中， RFout 是VCO的输出信号频率;REFin是输入ADF4153的参考时钟频率;MOD为分辨率系数，值的范围2～4095; IN T为所设反馈分频值的整数部分，值的范围31～511; FRAC为所设反馈分频值的小数部分，值的范围0～MOD; D为输入参考频率倍频值， R为参考频率分频系数，值的范围1～15。因为DDS输出信号与300M信号上变频后超过了ADF4153参考输入频率的上限，所以选用了单独的数字分频器HMC394，故将4153内的R置为1，D置为0。同时为了获得较好的杂散性能，本设计采用整数分频，故将FRAC置为0，MOD置为2。
环路滤波器的实现较为容易。选用三阶无源环路滤波器设计实现。由于本电路的分辨率由DDS控制实现，所以可以将PLL的鉴相频率适当取高，综合考虑频率调节， 鉴相频率中心值取为20MHz，同时结合器件及工程经验，环路带宽取为500KHz左右，相位余量初始值设定为48度。经ADIsimPLL软件可方便得计算出环路滤波器各元器件的参数。
由于采用混频锁相环，9.6G本振信号与VCO输出8.7-8.8GHz信号相混频得800-900M中频信号，所以环路实际上锁定的是800-900M的信号。锁相环电路仿真结果如下图2示。
图2 相位噪声仿真图
由图2可见，仿真相噪结果优于设计值。
3.2 微波倍频链路的设计
由于采用了混频锁相环结构，所以需要设计9.6GHz的微波倍频链路。如图1可见首先将100MHz 高频谱纯度晶振信号3倍频到300MHz，滤波放大后功分三路，一路作DDS参考时钟，一路作DDS上变频的本振信号，剩下一路经2*16倍频链到9.6GHz，滤波放大后做混频器MIX2的射频输入。为了保持信号相噪不产生较大恶化，在倍频链电路设计过程中，我们一是选择好性能合适的器件，二是合理设计信号功率电平，不出现低功率点，否则附加噪声引入的相噪将可能占主导地位。
由于600MHz信号 16 倍频到 9.6GHz后要加滤波器对其谐波及杂散进行滤除。所以选用3阶微带发夹型滤波器滤波器进行滤波。
3.3 X波段功分器设计
由图1可见，VCO输出信号，一路送入到毫米波倍频，另一路则是为PLL提供混频所需要的本振信号，所以需要设计8.7GHz-8.8GHz功分器。其仿真模型及仿真结果如图3，图4所示。由仿真结果可见，该功分器较好地完成了设计任务。
毫米波系统在雷达与制导、电子对抗、毫米波通信、遥感遥测等领域中有广泛的应用。作为毫米波系统的关键部件-毫米波频率源，它性能的好坏直接影响着系统的整体性能。直接式频率合成是获得高性能毫米波频率源的一个重要方式，但是它体积大、设备复杂、杂散也较大。数字锁相集成器件出现以来，锁相式频率合成器得到迅速发展，但是当需要窄频率步进时，环路带宽需要降低，致使锁定时间变长，不能满足快速跳频的要求。DDS的出现恰好可以弥补这一缺陷，但是它输出频率上限太低，宽带杂散大。在实际的应用中，可以采用上述几种方法相结合的方式，来弥补单独应用某种方式所具有的局限性。本文即根据毫米波雷达对频率源的要求，选用用DDS 和混频 PLL相结合的方式，实现高分辨率、低杂散信号输出。
2 系统方案
本文需设计一频率分辨率优于1MHz，相位噪声优于-85dBc/Hz@1KHz， 优于-90dBc/Hz@10KHz；杂散抑制优于55dBc，跳频时间优于50微秒的毫米波频率源。采用“X波段频综+毫米波四倍频”方案。对X 波段频综的相噪要求即提升为-97dBc/Hz@10kHz， -102dBc/Hz@10kHz，频率步进为0.25MHz，带内杂散《-67dBc.为了实现较高的X波段频综指标，我们将DDS和锁相环结合起来，取DDS和锁相环长处，避其短处。引入DDS，并由其高频率分辨率，高频率转化速度特性来保证系统的高分辨率、捷变频。同时采用将DDS 输出 信号与DDS参考时钟信号上变频方案和在反馈支路中引入混频器的混频锁相环结构来减小环路总分频比，实现系统的低相位噪声性能，对DDS频率、参考分频比和环路分频比的三重调节，回避了大杂散的DDS频点。
系统方案如下图1所示。
图1 频率综合器的系统方案图
3 电路设计
3.1 DDS及PLL电路设计
DDS电路部分选用AD9858芯片，它是一种性能优良的DDS器件，由一个低功耗DDS内核，一个32位相位累加器，14位相位失调调整电路和一个1 GSPS 10位DAC组成。这种新型的DDS在以1 GHz内部时钟速率驱动时能直接产生高达400MHz的频率。并且其32位控制字能提供0.233Hz的调频分辨率。根据本电路的指标要求，采用100M参考晶振信号3倍频后驱动AD9858，选择杂散性能较好的53-58MHz频段输出，再与300M晶振信号上变频后送入PLL环路。
PLL模块在本电路设计中尤为重要。我们采用ADF4153锁相环芯片。对于ADF4153来说，用于计算输出频率的参数有输入参考时钟频率、反馈分频值（即N Divider寄存器中的IN T值和FRAC值） 、参考频率分频值（即R Divider寄存器中的R值和MOD值） 和参考频率倍频值（即控制寄存器中的D值） 。计算公式如下：
RFout = FPFD×（ INT +（ FRAC/MOD ） （1）
FPFD = REFin ×（1 +D） /R （2）
其中， RFout 是VCO的输出信号频率;REFin是输入ADF4153的参考时钟频率;MOD为分辨率系数，值的范围2～4095; IN T为所设反馈分频值的整数部分，值的范围31～511; FRAC为所设反馈分频值的小数部分，值的范围0～MOD; D为输入参考频率倍频值， R为参考频率分频系数，值的范围1～15。因为DDS输出信号与300M信号上变频后超过了ADF4153参考输入频率的上限，所以选用了单独的数字分频器HMC394，故将4153内的R置为1，D置为0。同时为了获得较好的杂散性能，本设计采用整数分频，故将FRAC置为0，MOD置为2。
环路滤波器的实现较为容易。选用三阶无源环路滤波器设计实现。由于本电路的分辨率由DDS控制实现，所以可以将PLL的鉴相频率适当取高，综合考虑频率调节， 鉴相频率中心值取为20MHz，同时结合器件及工程经验，环路带宽取为500KHz左右，相位余量初始值设定为48度。经ADIsimPLL软件可方便得计算出环路滤波器各元器件的参数。
由于采用混频锁相环，9.6G本振信号与VCO输出8.7-8.8GHz信号相混频得800-900M中频信号，所以环路实际上锁定的是800-900M的信号。锁相环电路仿真结果如下图2示。
图2 相位噪声仿真图
由图2可见，仿真相噪结果优于设计值。
3.2 微波倍频链路的设计
由于采用了混频锁相环结构，所以需要设计9.6GHz的微波倍频链路。如图1可见首先将100MHz 高频谱纯度晶振信号3倍频到300MHz，滤波放大后功分三路，一路作DDS参考时钟，一路作DDS上变频的本振信号，剩下一路经2*16倍频链到9.6GHz，滤波放大后做混频器MIX2的射频输入。为了保持信号相噪不产生较大恶化，在倍频链电路设计过程中，我们一是选择好性能合适的器件，二是合理设计信号功率电平，不出现低功率点，否则附加噪声引入的相噪将可能占主导地位。
由于600MHz信号 16 倍频到 9.6GHz后要加滤波器对其谐波及杂散进行滤除。所以选用3阶微带发夹型滤波器滤波器进行滤波。
3.3 X波段功分器设计
由图1可见，VCO输出信号，一路送入到毫米波倍频，另一路则是为PLL提供混频所需要的本振信号，所以需要设计8.7GHz-8.8GHz功分器。其仿真模型及仿真结果如图3，图4所示。由仿真结果可见，该功分器较好地完成了设计任务。
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