资料下载
×
高速ADC的采样保持电源电路的设计方案解析
消耗积分:1 |
格式:rar |
大小:0.4 MB |
2017-11-16
分享资料个
近年来，随着数字信号处理技术的迅猛发展，数字信号处理技术广泛地应用于各个领域。因此对作为模拟和数字系统之间桥梁的模数转换器（ADC）的性能也提出了越来越高的要求。低电压高速ADC在许多的电子器件的应用中是一个关键部分。由于其他结构诸如两步快闪结构或内插式结构都很难在高输入频率下提供低谐波失真，因此流水线结构在高速低功耗的ADC应用中也成为一个比较常用的结构。
作为流水线ADC前端的采样保持电路是整个系统的关键模块电路之一。设计一个性能优异的采样保持电路是避免采样歪斜（timing skew）最直接的方法。
本文基于TSMC 0.25μm CMOS工艺，设计了一个具有高增益、高带宽的OTA，并且利用该OTA构造一个适用于10位，100 MS/s的流水线ADC的采样保持电路。文章讨论了适宜采用的跨导运算放大器的结构以及对其性能产生影响的因素和采样保持电路的结构，最后给出了仿真结果。
OTA的设计
1、OTA结构
在2.5 V的电源电压下，虽然套筒式共源共栅结构具有高速、高频、低功耗的特点，但由于套筒式结构的输出摆幅低，不太适合低压下的设计。因此折叠式共源共栅的运放结构是一个较好的选择，如图1（a）所示。由于该OTA将用于闭环结构，为了减少输入端的寄生电容，采用了NMOS管作为输入管。
图1
本文采用如图1（b）所示的增益自举电路结构。放弃使用四个单端输入-单端输出的运放是因为后者不仅会增加功耗和面积，而且由于不可避免地采用电流镜结构会引入镜像极点，限制了OTA的频率特性，使其单位增益带宽变小。为了提供最大的输出摆幅，放大器A2必须采用NMOS的输入差动对。同理，放大器A1必须采用PMOS作为输入差动对。
作为流水线ADC前端的采样保持电路是整个系统的关键模块电路之一。设计一个性能优异的采样保持电路是避免采样歪斜（timing skew）最直接的方法。
本文基于TSMC 0.25μm CMOS工艺，设计了一个具有高增益、高带宽的OTA，并且利用该OTA构造一个适用于10位，100 MS/s的流水线ADC的采样保持电路。文章讨论了适宜采用的跨导运算放大器的结构以及对其性能产生影响的因素和采样保持电路的结构，最后给出了仿真结果。
OTA的设计
1、OTA结构
在2.5 V的电源电压下，虽然套筒式共源共栅结构具有高速、高频、低功耗的特点，但由于套筒式结构的输出摆幅低，不太适合低压下的设计。因此折叠式共源共栅的运放结构是一个较好的选择，如图1（a）所示。由于该OTA将用于闭环结构，为了减少输入端的寄生电容，采用了NMOS管作为输入管。
图1
本文采用如图1（b）所示的增益自举电路结构。放弃使用四个单端输入-单端输出的运放是因为后者不仅会增加功耗和面积，而且由于不可避免地采用电流镜结构会引入镜像极点，限制了OTA的频率特性，使其单位增益带宽变小。为了提供最大的输出摆幅，放大器A2必须采用NMOS的输入差动对。同理，放大器A1必须采用PMOS作为输入差动对。
声明：本文内容及配图由入驻作者撰写或者入驻合作网站授权转载。文章观点仅代表作者本人，不代表电子发烧友网立场。文章及其配图仅供工程师学习之用，如有内容侵权或者其他违规问题，请联系本站处理。 举报投诉
评论(0)
发评论
- 相关下载
- 相关文章
