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如何采用SystemVerilog来改善基于FPGA 的AS
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2010-01-18
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摘要:ASIC 在解决高性能复杂设计概念方面提供了一种解决方案,但是ASIC 也是高投资风
险的,如90nm ASIC/SoC 设计大约需要2000 万美元开发成本.为了降低成本,现在可采用
FPGA 来实现ASIC.但是,但ASIC 集成度较大时,需要几个FPGA 来实现,这就需要考虑如何
来连接ASIC 设计中所有的逻辑区块.采用SystemVerilog,可以简化这一问题.
How to improve FPGA-based ASIC prototyping with SystemVerilog
FPGA prototyping is not without its difficulties; one major obstacle has been connecting all
the logic blocks both within an FPGA and across multiple FPGA devices...
By Roger Do, Mentor Graphics
险的,如90nm ASIC/SoC 设计大约需要2000 万美元开发成本.为了降低成本,现在可采用
FPGA 来实现ASIC.但是,但ASIC 集成度较大时,需要几个FPGA 来实现,这就需要考虑如何
来连接ASIC 设计中所有的逻辑区块.采用SystemVerilog,可以简化这一问题.
How to improve FPGA-based ASIC prototyping with SystemVerilog
FPGA prototyping is not without its difficulties; one major obstacle has been connecting all
the logic blocks both within an FPGA and across multiple FPGA devices...
By Roger Do, Mentor Graphics
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