×

利用Systemverilog+UVM搭建soc验证环境

消耗积分:5 | 格式:pdf | 大小:2.93 MB | 2022-08-07

ltWang

分享资料个

平台可以在前期规划好，但是对于搭建平台的人来说，调试永远是最大的问题，如果都 将一个个 component 都写完了，调试起来还是有点痛苦的，所以我更倾向于一步一步的 调试平台；先写一个可以 pass 的基本平台，然后在不断的扩展该平台，最后在各个 component 中加入所需要的 function 或者 task。当然，当对搭建平台数量以后，现在基 本对平台中的 component 一次性搭建完成，然后调试并添加需要的 function 或者 task 即 可。
下载并关注上传者 开通VIP，低至0.08元下载/次

声明：本文内容及配图由入驻作者撰写或者入驻合作网站授权转载。文章观点仅代表作者本人，不代表电子发烧友网立场。文章及其配图仅供工程师学习之用，如有内容侵权或者其他违规问题，请联系本站处理。 举报投诉

评论(0)
发评论

下载排行榜

全部0条评论

快来发表一下你的评论吧 !