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基于FPGA/CPLD芯片的数字频率计设计

消耗积分:10 | 格式:rar | 大小:195 | 2010-04-30

久醉不醒

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基于FPGA/CPLD芯片的数字频率计设计

摘要：详细论述了利用VHDL硬件描述语言设计，并在EDA(电子设计自动化)工具的帮助下，用大规模可编程逻辑器件(FPGA／CPLD)实现数字频率计的设计原理及相关程序。特点是：无论底层还是顶层文件均用VI-IDL语言编写，避免了用电路图形式设计时所引起的毛刺现象；改变了以往数字电路小规模多器件组合的设计方法，整个频率计设计在一块Ft~A／CPLD芯片上，与用其他方法做成的频率计相比，体积更小，性能更可靠。

关键词：数字频率计；电子设计自动化；大规模可编程逻辑器

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