搜索内容
登录
HDL
8人关注
...展开
187
文章
100
视频
127
帖子
48825
阅读
关注标签，获取最新内容
全部
技术
资讯
资料
帖子
视频
FPGA设计流程
原创
2023-07-04
2080阅读
ASIC数字设计：前端设计、验证、后端实现
2023-07-02
1625阅读
Vivado HLS能否取代HDL开发
2023-06-27
1171阅读
eda综合有哪些类型 逻辑综合的原理
2023-06-26
3033阅读
乘法器的Verilog HDL实现方案
2023-06-21
1915阅读
一枚使用ChatGPT设计的芯片
2023-06-19
771阅读
EDA逻辑综合概念 逻辑综合三个步骤
2023-06-19
4286阅读
用ChatGPT设计了一颗芯片
2023-06-19
1359阅读
浅谈DC综合工具的工作流程
2023-06-19
4912阅读
如何在Vivado中添加时序约束
2023-06-23
4011阅读
FPGA时序约束的基础知识
2023-06-06
1902阅读
Verilog中阻塞和非阻塞赋值金规
2023-06-01
2585阅读
Vitis™ Model Composer 2023.1现已更新
2023-05-31
3258阅读
FPGA编程语言之verilog语法2
2023-05-22
1415阅读
FPGA编程语言之verilog语法1
2023-05-22
1489阅读
Vivado HDL编写示例
2023-05-16
1785阅读
Vivado综合参数设置
2023-05-16
5523阅读
IC设计全流程和要用到的EDA工具介绍
2023-05-12
2638阅读
SpinalHDL语法之Bool类型
2023-05-05
1077阅读
SpinalHDL入坑之旅
2023-05-05
953阅读
上一页
3
/
17
下一页
相关推荐
更多 >
高云半导体
Zedboard
I2S
SoC FPGA
简单PLD
逻辑芯片
UltraScale
16nm
三人表决器
Samtec
HLS
×
20
完善资料，
赚取积分
下载APP
搜索内容
