资料下载
DDR和DDR2与DDR3的设计资料总结
ah此生不换
分享资料个
本文档的主要内容详细介绍的是DDR和DDR2与DDR3的设计资料总结包括了：一、DDR的布线分析与设计，二、DDR电路的信号完整性，三、DDR Layout Guide，四、DDR设计建议，六、DDR design checklist，七、DDR信号完整性
原理上
1，给足DDR2.5V电源足够的滤波10UF大电容每颗RAM需要一个。
2，0.1UF与1nF电容半对半数放置。
3，REF上拉电源保证足够的滤波，容值的选择同上。并在源端串磁珠。
4，CLK在源端串电阻，并接电容到地。若是两颗ram，CLK之间需在IC接收端并电阻（100-200），也可在此处上下拉。
5，DDR的所有的线在源端匹配（串电阻），DATA，ADDRESS，CLK，DQS，DM，CLKE，WE，CS，RAS，CAS.
6，DQSDMCLK源端电阻必须是单颗的，不得用排阻。
7，DDR附近的走线，为了避免被串扰，中速线串电阻，低速线串磁珠滤波处理！PCB layout上
1，首先看CPU他的DDR pin是否良好，大公司或者成熟的产品他的pin定义是非常合理的。我们需要他的线都能完整扇出，以保证我们的layout。
2，所有的DDR线如果能走到全部走到内层，只留器件在表层，最好，这种情况下需要考虑打孔个数，换层不要太多。这里强调data线，CLK线，DQSDM线。
3，每一组data线，DQS，DM线都必须走在一个区域，且参考相同的GND层，这些线最大可能走同一层，第三层建议走。出于空间或打孔过多的原因，可以适当放置表层。每颗RAM有两组这样的线。
4，DDR的区域必须是完整的GND平面来参考，cost down压力下，可适当考虑power，不建议这么做。
5，DQS DMCLK走线时控制4W原则。
6，DDR高速线跨层时，在附近留GND贯穿孔。保证信号足够完好的回流。
声明：本文内容及配图由入驻作者撰写或者入驻合作网站授权转载。文章观点仅代表作者本人，不代表电子发烧友网立场。文章及其配图仅供工程师学习之用，如有内容侵权或者其他违规问题，请联系本站处理。 举报投诉
- 相关下载
- 相关文章
