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本Verilog 硬件描述语言参考手册是根据IEEE 的标准“Verilog 硬件描述语言参考手册1364-1995”编写的。OVI （Open Verilog International） 根据Cadence 公司推出的Verilog LRM（1.6版）编写了Verilog 参考手册1.0和2.0版。OVI又根据以上这两个版本制定了IEEE1364-1995 Verilog标准。在推出Verilog标准前，由于Cadence公司的 Verilog-XL 仿真器广泛使用，它所提供的Verilog LRM成了事实上的语言标准。许多第三方厂商的仿真器都努力向这一已成事实的标准靠拢。
Verilog语言标准化的目的是将现存的通过Verilog-XL仿真器体现的Verilog语言标准化。IEEE的Verilog标准与事实上的标准有一些区别。因此，仿真器有可能不完全支持以下的一些功能：
在UDP（用户自定义原语）和模块实例中使用数组（见Instantiation说明）。
含参数的宏定义（见‘define）。
‘undef.
IEEE标准不支持用数字表示的强度值（见编译预处理命令）。
有许多Verilog-XL支持的系统任务、系统函数和编译处理命令在IEEE标准中不支持。
若在模块中其Net或寄存类型变量只有一个驱动，IEEE标准允许在一个指定块中， 延迟路径的最终接点可以是一个寄存器或Net类型的变量。而在此标准推出之前，对最终接点的类型有着严格得多的要求（见Specify说明）
指定路径的延迟表达式最多可以达到12个延迟表达式，表达式之间需用逗号隔开。而在此标准推出之前，最多只允许六个表达式（见Specify说明）。
在Net类型变量的定义中，标量保留字scalared与矢量保留字vectored的位置也做了改动。原先，保留字位于矢量范围的前面。在IEEE标准中，它应位于Net类型的后面（见Net说明）。
在最小-典型-最大常量表达式中，对于最小、典型与最大值的相对大小并无限制。而原先最小值必须小于或等于典型值，典型值必须小于或等于最大值。
在IEEE标准中，表示延迟的最小-典型-最大表达式不必括在括号里。而原先，它必需括在括号里。
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