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max197数据采集与传输设计(含Cy7c98013配置资料)
djelje
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slave fifo模式传输IN、cpld程序测试版本、max197test0、max197数据采样总结及图片.
2.Cy7c98013 slave fifo模式及相关配置
异步方式传输，8位模式，48M时钟
ifconfig配置：
IFCONFIG = 0xEB;
// IFCLKSRC=1 , FIFOs executes on internal clk source
// xMHz=1 , 48MHz internal clk rate
// IFCLKOE=1 , drive IFCLK pin signal at 48MHz
// IFCLKPOL=0 , Don't invert IFCLK pin signal from internal clk
// ASYNC=1 , master samples asynchronous
// GSTATE=0 , Don't drive GPIF states out on PORTE[2:0], debug WF
// IFCFG[1:0]=11, FX2 in slave FIFO mode
Ifclk输出48M时钟给cpld提供时钟
EP6FIFOCFG = 0x0C; // AUTOIN=1, ZEROLENIN=1, WORDWIDE=0
另外由于配置了pd0作为max197sdh管脚的控制，所以pd0可以看作是一个复位的管脚，因此应先置0后后置1：PD0 = 0;PD0=0;PD0=1;
3.cpld相关配置：max197test0
1）.内部结构：
2).具体包括两个模块：
MAX197TEST模块和BIDIO模块
总体模块信号：
Slave fifo模式传输cpld外围配置：
输入：Clock:48M时钟
输出：sloe--------------------------------读使能，总线只写，所以置1；
Slrd--------------------------------读时钟，总线只写，所以置1；
Slwr--------------------------------写时钟，12M时钟
Clkout-----------------------------输出使能时钟，12M
Max197外围配置
输入：int----------------------------------max197数据采样转换完毕中断
输出：hben-------------------------------max197采样数据高/低位
Cs----------------------------------max197片选信号
Wr---------------------------------max197写信号
Rd---------------------------------max197读信号
Fd[7:0]----------------------------max197采样输出数据到数据总线
Data[7:0]-------------------------双向口，读/写数据
3).MAX197TEST模块状态机：
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