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Vitis高级综合用户指南
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2023-09-14
张秀兰
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Xilinx® 文档围绕一组标准设计流程进行组织，可帮助您找到当前开发任务的相关内容。所有 Versal® ACAP 设计流程 设计中心可以在 Xilinx.com 网站上找到。本文档涵盖以下设计过程：
• 硬件、IP 和平台开发：为硬件创建 PL IP 模块平台，创建 PL 内核、功能仿真和评估 Vivado® 时序，资源使用和电源关闭。还涉及为系统开发硬件平台集成。本文档中适用于此设计过程的主题包括：
• 推出 Vitis HLS
• 使用 C 模拟验证代码
• 合成代码
• 分析合成结果
• 优化HLS项目
本主题适用于希望了解从用 C/C++ 编写的软件算法合成加速硬件。本文档向开发人员介绍需要理解的基本概念，以便设计和创建良好的可合成软件，使其能够成功使用高级综合 （HLS） 工具转换为硬件。本文档中的讨论将与工具无关，引入的概念对于大多数 HLS 工具都是通用的。主要具有 RTL 设计经验的人员应该熟悉此处介绍的概念。然而审查这些材料可以有效地加强这些概念的重要性;帮助您了解如何使用 HLS，特别是如何构建 HLS 代码实现高性能设计。
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