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SRAM 72-Mbit QDR® II SRAM 2 字突发结构
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CY7C1510KV18、CY7C1525KV18、CY7C1512KV18 和 CY7C1514KV18
都是包含 QDR II 架构的 1.8 V 同步流水线 SRAM。 QDR II 架
构由两个单独的端口组成：访问存储器阵列的读端口和写端口。
读端口有专用的数据输出来支持读操作，写端口则有专用的数据
输入来支持写操作。QDR II 架构具有单独的数据输入和数据输
出，完全消除了公用 I/O 器件上存在的 “ 转换 ” 数据总线方面
的需要。对每个端口的访问都通过一个公用地址总线进行。用于
读和写的地址被锁止在输入 （K） 时钟的备选上升沿。对 QDR II
读端口和写端口的访问完全相互独立。为了获得最大的数据吞吐
量，读端口和写端口上都配备有 DDR 接口。每个地址都与两个 8
位字 （CY7C1510KV18）、9 位字 （CY7C1525KV18）、18 位字
（CY7C1512KV18） 或 36 位字 （CY7C1514KV18） 相关联，这些字以
突发 （Burst） 模式按顺序传入或传出器件。由于数据可以在两个
输入时钟 （K 和 K 以及 C 和 C）的每个上升沿传入和传出器
件，因此通过消除总线转换，能够在获得最大内存带宽的同时，
简化系统设计。
深度扩展 （Depth Expansion） 是通过端口选择实现的，能够使每
个端口独立工作。
所有同步输入都会通过由 K 或 K 控制的输入寄存器。 所有数据
输出都会通过由 C 或 C（在单时钟域中为 K 或 K）控制的输出
寄存器。 写操作通过片上同步自定时写电路进行。
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