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基于Matlab/DSP Builder的系统实现
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2017-10-30
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在当今的科技信息社会中，尤其是在电子设计和信号测试系统中，通常需要一些复杂、特定频率的信号，通常的信号发生器难以满足要求，市场上出售的一些任意信号发生器的价格昂贵，体积较大，不能满足实际的需要。
Altera DSP Builder是一款系统级的设计工具，依赖于Mathworks公司的数学分析工具Matlab／Simulink，可以在Sireulink中进行图形化设计和仿真，同时又可以通过signalCompiler把Matlab／Simulink的模型文件（．mdl）转换成相应的硬件描述语言VHDL，本文用两种方法，即传统型的任意信号发生器和基于直接数字频率合成（DDS）的任意信号发生器，在DSPBuilder的开发工具下实现任意信号发生器的设计，不涉及到编程，操作简单。
1 传统型任意信号发生器的设计
1．1 设计原理
传统型任意信号发生器原理比较简单，将时钟源作为地址发生器（计数器）的输入时钟，通过改变时钟源的频率，可以实现调整地址发生器（计数器）产生地址的变化速率，从而达到改变输出波形与输出频率的目的。当地址发生器输出值等于待生成波形数据存储器中波形数据的地址时，待生成波形数据存储器将输出此数据到高速D／A转换，将其变为模拟信号，经低通滤波器后输出所需波形。D／A的输出频率fuot与待生成波形数据存储器的波形数据点数N以及时钟源的频率fclk关系为：
由式（1）可知，只要改变数据波形点数N就能控制输出信号的频率。
1．2 系统设计
根据图1所示的原理框图，在Matlab／DSP Builder平台上，建立传统型任意信号发生器的Simulink模型，如图2所示。
Altera DSP Builder是一款系统级的设计工具，依赖于Mathworks公司的数学分析工具Matlab／Simulink，可以在Sireulink中进行图形化设计和仿真，同时又可以通过signalCompiler把Matlab／Simulink的模型文件（．mdl）转换成相应的硬件描述语言VHDL，本文用两种方法，即传统型的任意信号发生器和基于直接数字频率合成（DDS）的任意信号发生器，在DSPBuilder的开发工具下实现任意信号发生器的设计，不涉及到编程，操作简单。
1 传统型任意信号发生器的设计
1．1 设计原理
传统型任意信号发生器原理比较简单，将时钟源作为地址发生器（计数器）的输入时钟，通过改变时钟源的频率，可以实现调整地址发生器（计数器）产生地址的变化速率，从而达到改变输出波形与输出频率的目的。当地址发生器输出值等于待生成波形数据存储器中波形数据的地址时，待生成波形数据存储器将输出此数据到高速D／A转换，将其变为模拟信号，经低通滤波器后输出所需波形。D／A的输出频率fuot与待生成波形数据存储器的波形数据点数N以及时钟源的频率fclk关系为：
由式（1）可知，只要改变数据波形点数N就能控制输出信号的频率。
1．2 系统设计
根据图1所示的原理框图，在Matlab／DSP Builder平台上，建立传统型任意信号发生器的Simulink模型，如图2所示。
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