资料下载
×
如何采用SystemVerilog来改善基于FPGA的ASI
消耗积分:2 |
格式:rar |
大小:344 |
2010-02-08
分享资料个
如何采用SystemVerilog 来改善基于FPGA 的ASIC 原型
关键词:FPGA, ASIC, SystemVerilog
摘要:ASIC 在解决高性能复杂设计概念方面提供了一种解决方案,但是ASIC 也是高投资风
险的,如90nm ASIC/SoC 设计大约需要2000 万美元开发成本.为了降低成本,现在可采用
FPGA 来实现ASIC.但是,但ASIC 集成度较大时,需要几个FPGA 来实现,这就需要考虑如何
来连接ASIC 设计中所有的逻辑区块.采用SystemVerilog,可以简化这一问题.
How to
关键词:FPGA, ASIC, SystemVerilog
摘要:ASIC 在解决高性能复杂设计概念方面提供了一种解决方案,但是ASIC 也是高投资风
险的,如90nm ASIC/SoC 设计大约需要2000 万美元开发成本.为了降低成本,现在可采用
FPGA 来实现ASIC.但是,但ASIC 集成度较大时,需要几个FPGA 来实现,这就需要考虑如何
来连接ASIC 设计中所有的逻辑区块.采用SystemVerilog,可以简化这一问题.
How to
声明：本文内容及配图由入驻作者撰写或者入驻合作网站授权转载。文章观点仅代表作者本人，不代表电子发烧友网立场。文章及其配图仅供工程师学习之用，如有内容侵权或者其他违规问题，请联系本站处理。 举报投诉
评论(0)
发评论
- 相关下载
- 相关文章
