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符合验证方法手册VMM的基于SystemVerilog事务的测试平台详细介绍
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本文描述了一个符合验证方法手册（VMM）的基于SystemVerilog事务的测试平台，并通过实例说明了使用基于事务的方法创建一个全面的约束随机验证环境中的VMM方法。这包括交易的生成和通过交易者消费它们。本文还通过图形化解释了如何在基于事务的验证测试台的组成中使用VMM宏和类。用于此目的的DUT是一个带有断言的同步FIFO模型。给出了试验台模型和试验结果。完整的验证模型可供下载。
SystemVerilog是一种丰富的语言，它提供了所需的构造，以支持用于验证当今复杂设计的高级方法。这些方法包括基于事务的验证（TBV）、覆盖驱动的验证（CDV）、约束随机测试（CRT）和基于断言的验证（ABV）。功能覆盖可进一步分为时间覆盖（使用SystemVerilog断言（SVA））和数据覆盖（使用Covergro）好的基于事务的CRT验证依赖于约束的事务随机化和将这些事务传输到事务处理程序以执行（即，驱动被测设备（DUT）信号进行测试）。这些方法可以使用功能覆盖的收集和访问，从而实现动态lly修改测试方案。可重用库支持的这些方法的改编在SystemVerilog的图书验证方法手册（VMM）中进行了解释，“现在VCS用户可以使用VMM标准库对象代码。VMM标准库源代码，可与符合IEEE P1800 SystemVerilog的EDA工具一起使用，计划在年底前由VCS用户和SystemVerilog Catalyst成员免费获得许可。
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