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CMOS芯片的ESD保护电路设计
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随着CMOS集成电路产业的高速发展，越来越多的CMOS芯片应用在各种电子产品中，但在电子产品系统的设计过程中，随着CMOS工艺尺寸越求越小，单位面积上集成的晶体管越来越多，极大地降低了芯片的成本，提高了芯片的运算速度。但是，随着工艺的进步和尺寸的减小，静电释放（ESD），Elecyro Static Discharge）问题变得日益严峻。据统计，在集成电路设计中大约40%的失效电路是ESD问题造成的。 MOS晶体管是绝缘栅器件，栅极通过薄氧化层和其他电极之间绝缘。如果栅氧化层有较大的电压，会造成氧化层击穿，使器件永久破坏。随着器件尺寸减少，栅氧化层不断减薄，氧化层能承受的电压也不断下降，引起氧化层本征击穿的电场强度约为1 X 107V/cm。如栅氧化层厚度是50 nm 则可承受的最大电压约50 V，当栅氧化层厚度减少到5 nm，则所能承受的最大电压约为5 V。因此外界的噪声电压容易引起栅击穿。特别是外界各种杂散电荷会在栅极上积累，由于MOS 晶体管的栅电容很小，只要少量的电荷就能形成很大的等效栅压，引起器件和电路失效，这就是ESD问题。例如，人体所带的静电荷可产生高达几kV的电压，在80%的湿度情况下，人走过化纤地毯可能产生1.5 kV静电压。ESD对CMOS集成电路的损伤，不仅会引起MOS器件栅击穿，还可能诱发电路内部发生闩锁效畸应。另外，静电释放产生的瞬时大电流可能造成芯片局部发热，损害器件和电路。在一般的条件下，ESD不会导致器件即时失效，它往往潜伏在集成电路器件中，这种存在有潜在缺陷的器件在使用时容易失效。特别是在深亚微米CMOS工艺中，由于溥栅氧化层的击穿电压较低，必须加入有效的在片ESD保护电路以箝位加到内部电路栅氧化层上的过充电压。
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