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FPGA时序逻辑和组合逻辑的入门基础教程
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2020-12-09
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组合逻辑：
组合逻辑电路是指在任何时刻，输出状态只决定于同一时刻各组合逻辑电路输入状态的组合，而与电路以前状态无关而与其他时间的状态无关。如：加法器、编码器、译码器、选择器等
存储电路：
双稳态电路的特点是：在没有外来触发信号的作用下，电路始终处于原来的稳定状态。在外加输入触发信号作用下，双稳态电路从一个稳定状态翻转到另一个稳定状态。由于它具有两个稳定状态，故称为 双稳态电路。
时序逻辑电路：
（1 ）时序逻辑电路由组合电路和存储电路组成
（2 ）时序逻辑的状态和时间因素相关，即时序电路在任一时刻的状态变量不仅是当前输入信号的函数，而且还是电路以前状态的函数，时序电路的输出信号由输入信号和电路的状态共同决定。
（3 ）时序电路是状态依赖的，故又称状态机。
时序逻辑电路：同步时序电路和异步时序电路。
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