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维特比译码器结构优化设计实现
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2011-03-16
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摘要：对于维特比译码器设计与实现时速度的制约问题，通过优化加、比、选各单元模块结构，采用模归一化路
径度量值和全并行的ACS 结构，简化了ACS 硬件实现的复杂度并极大地提高了运算速度，为了提高数据吞吐率，幸
存路径存储与回溯单元使用4 块SRAM 优化数据的存储、回溯和译码。利用TSMC 0.18 逻辑工艺，实现了一种回溯
度为64、3bit 软判决的(2,1,7)维特比译码器，在1.98V，125℃操作环境下，使用Design Compiler 逻辑综合后静态时序
分析，显示数据最大吞吐率为215Mb/s,Astro 自动布局布线后的译码器芯片内核面积为1.56mm2，功耗约为103mW。
关键词：维特比译码器；加比选；蝶形单元；模归一化；回溯；单端口存储器
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