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VERILOG-A源语言、编译语言和加密语言
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2011-04-15
nana
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• 相较于C语言编译的ADMS模型，SmartSpice Verilog-A的运行时间不超过其两倍
• 支持自上而下的行为建模设计以及自下而上的模拟和混合信号设计验证
• 使紧凑模型工程师能够很容易地为任何半导体技术开发所有权模型
• 在单个设计计划中，启动可执行的规范来联结模拟工程师和数字工程师
• 支持加密Verilog-A语言的源代码，可不经披露直接分销专利模型
• 可对Verilog-A 语言源代码进行全部或部分加密， 或生成二进制文件.为模拟IP分销和评估提供安全便携的方法
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