资料下载
×
CN-0290电路笔记
消耗积分:1 |
格式:pdf |
大小:0.35 MB |
2023-07-25
陈月言
分享资料个
图1所示电路为高性能相位锁相环 （PLL），使用高速时钟缓冲器和低电平时钟缓冲器噪声LDO，即使在低基准电压源下也能保持低相位噪声和射频频率。
图1.EVAL-CN0290-SDPZ的框图。原理示意图：未显示所有连接和去耦
图1.EVAL-CN0290-SDPZ的框图。原理示意图：未显示所有连接和去耦
例如，最小参考频率和 RF多个ADI公司PLL的输入频率，例如ADF4106的额定频率为20 MHz和500 MHz，分别。频率范围可降低至 10 MHz参考频率和 100 MHz RF 输入，使用附加时钟缓冲器
声明：本文内容及配图由入驻作者撰写或者入驻合作网站授权转载。文章观点仅代表作者本人，不代表电子发烧友网立场。文章及其配图仅供工程师学习之用，如有内容侵权或者其他违规问题，请联系本站处理。 举报投诉
评论(0)
发评论
- 相关下载
- 相关文章
