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Cadence高速PCB的时序分析
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2009-07-01
害羞客
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Cadence高速PCB的时序分析：列位看观，在上一次的连载中，我们介绍了什么是时序电路，时序分析的两种分类（同步和异步），并讲述了一些关于SDRAM 的基本概念。这一次的连载中，我们将介绍什么是定时问题，怎样保证接收端的建立和保持时间。
信号经过传输线到达接收端之后，必须满足建立时间和保持时间这两个时序参数，它们
由接收器本身的特性决定，可以从芯片的数据手册中获得。时钟沿有效时，要求数据必须已经存在一段时间，这就是器件需要的建立时间（Setup Time）；而时钟边沿触发之后，数据还必须要继续保持一段时间，以便能稳定的读取，这就是器件需要的保持时间（Hold Time）。数据信号在时钟沿触发前后持续的时间必须分别都要超过建立和保持时间，否则接收端可能不能正确地采样到数据，setup/hold 时间是时序问题产生的根源。
我们分析DSP 读取SDRAM 数据时怎样才能满足DSP 的建立和保持时间。不管列位看
观在哪篇文献里看到了哪样的定时数学公式，请你将它遗忘。我们从来不需要死记硬背任何的数学公式，我们要的是聪明的分析头脑。
图6 为DSP 读取SDRAM 数据的定时，很明显，DSP 在ECLKOUT 的上升沿采样数据，
图6 中的时间6 和时间7 分别是建立和保持时间，查TMS320C6713 数据手册获知建立时间
最小为1.5ns，保持时间最小为2.5ns。
信号经过传输线到达接收端之后，必须满足建立时间和保持时间这两个时序参数，它们
由接收器本身的特性决定，可以从芯片的数据手册中获得。时钟沿有效时，要求数据必须已经存在一段时间，这就是器件需要的建立时间（Setup Time）；而时钟边沿触发之后，数据还必须要继续保持一段时间，以便能稳定的读取，这就是器件需要的保持时间（Hold Time）。数据信号在时钟沿触发前后持续的时间必须分别都要超过建立和保持时间，否则接收端可能不能正确地采样到数据，setup/hold 时间是时序问题产生的根源。
我们分析DSP 读取SDRAM 数据时怎样才能满足DSP 的建立和保持时间。不管列位看
观在哪篇文献里看到了哪样的定时数学公式，请你将它遗忘。我们从来不需要死记硬背任何的数学公式，我们要的是聪明的分析头脑。
图6 为DSP 读取SDRAM 数据的定时，很明显，DSP 在ECLKOUT 的上升沿采样数据，
图6 中的时间6 和时间7 分别是建立和保持时间，查TMS320C6713 数据手册获知建立时间
最小为1.5ns，保持时间最小为2.5ns。
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