资料下载
×
时序分析是FPGA如何设计？资料下载
消耗积分:0 |
格式:pdf |
大小:128.61KB |
2021-04-15
百灵千岛酱
分享资料个
时序分析是FPGA设计中永恒的话题，也是FPGA开发人员设计进阶的必由之路。慢慢来，先介绍时序分析中的一些基本概念。
1
时钟相关
时钟的时序特性主要分为抖动(Jitter)、偏移(Skew)、占空比失真(Duty Cycle Distortion)3点。对于低速设计，基本不用考虑这些特征;对于高速设计，由于时钟本身的原因造成的时序问题很普遍，因此必须关注。
2
时钟抖动 (clock jitter)
理想的时钟信号应该是理想的方波，但是现实中的时钟的边沿变化不可能是瞬变的，它有个 从低到高 / 从高到低 的变化过程，如图1所示。
常见的抖动参数有3种
周期抖动(Period Jitter)：
周期抖动率(Period Jitter)测量时钟输出传输偏离其理想位置的最大偏离。Period Jitter代表周期差抖动的上下边界。
周期差抖动(cycle-to-cycle Jitter)：
周期差抖动率(cycle-to-cycle jitter)是两个相邻周期的时间偏差。它总是小于周期抖动(period jitter)
长期抖动(Long-term Jitter)：
长期抖动率如下图(Long-Term Jitter)定义为一个时钟沿相对于基准周期时钟沿经过一段时间的延时之后，与其理想位置的偏离。此测量可以捕获锁相环低频周期变化(缓慢的，频率很低的)。长期抖动对图形、串行连接通讯系统、打印机和任何光栅扫描操作非常重要。
声明：本文内容及配图由入驻作者撰写或者入驻合作网站授权转载。文章观点仅代表作者本人，不代表电子发烧友网立场。文章及其配图仅供工程师学习之用，如有内容侵权或者其他违规问题，请联系本站处理。 举报投诉
评论(0)
发评论
- 相关下载
- 相关文章
