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用原理图法在单片CPLD上实现六位数字频率计
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2009-07-16
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在阐明了EDA(电子设计自动化)工具各种常用的输人方法:原理图设计输人方法，硬件描述语言设计输人方法，有限状态机的设计输人方法，以及它们之间的特点的基础上，讨论了EDA设计输人方法对基于CPLD器件设计实现的影响，并详细地给出了在ALTERA公司的单片CPLI〕器件EPM7064上实现六位数字频率计的原理图设计方法，最后对设计的综合性能报告进行了分析比较。
在EDA设计开发软件支持下的高密度可编程器件可分为两大类D7:CPLD和FPGA.FPGA和CPLD在结构和性能上不同，FPGA是基于SRAM，即其芯片功能构造数据(ConfigurationData)存储在其片内的SRAM存储单元中，系统断电后，其构造数据将丢失，因此，构造数据必须随时恢复，即每次系统通电时必须对芯片功能再构造。CPLI)的构造数据是存储在基片内EEPROM或FLASH存储单元中，所以系统断电后构造数据将不会丢失，不涉及再构造问题，所以CPLD使用起来更方便。但是，CPLD芯片可编程等效门容量远小于FPGA，因此在采用CPLD进行数字系统设计时，设计的优化显得特别重要，否则原本用一片CPLI〕芯片就可以实现的功能将要多片来完成，这显然在成本和可靠性上讲都是不可取的，本文阐述了全部采用原理图的设计输人方法来解决这一矛盾，并在一片容量只有1250个可编程等效门的ALTERA公司的CPLD器件EPM7064上实现了六位数字频率计。
在EDA设计开发软件支持下的高密度可编程器件可分为两大类D7:CPLD和FPGA.FPGA和CPLD在结构和性能上不同，FPGA是基于SRAM，即其芯片功能构造数据(ConfigurationData)存储在其片内的SRAM存储单元中，系统断电后，其构造数据将丢失，因此，构造数据必须随时恢复，即每次系统通电时必须对芯片功能再构造。CPLI)的构造数据是存储在基片内EEPROM或FLASH存储单元中，所以系统断电后构造数据将不会丢失，不涉及再构造问题，所以CPLD使用起来更方便。但是，CPLD芯片可编程等效门容量远小于FPGA，因此在采用CPLD进行数字系统设计时，设计的优化显得特别重要，否则原本用一片CPLI〕芯片就可以实现的功能将要多片来完成，这显然在成本和可靠性上讲都是不可取的，本文阐述了全部采用原理图的设计输人方法来解决这一矛盾，并在一片容量只有1250个可编程等效门的ALTERA公司的CPLD器件EPM7064上实现了六位数字频率计。
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