在Vivado中如何写入FPGA设计主时钟约束?
如何最大程度地降低地弹噪声对单板信号完整性影响?
控制信号从慢时钟域到快时钟域快递时会存在什么问题呢?
从锁存器角度看亚稳态发生的原因及方案简单分析
时序分析的设计约束SDC怎么写呢?
使用OSERDES发送高速串行数据
LVDS差分信号输入输出的处理方法
Verilog实现讲解
认识一下只有driver的验证平台
聊聊使用Verdi去分析NBA Delay的问题
Easier UVM Code Generator Part 4:生成层次化的验证环境
怎么设计一个Glitch Free的时钟切换电路呢?
介绍一下奇数分频器的设计
任意偶数的分频器设计
怎么设计一个32bit浮点的加法器呢?
介绍Verilog的2大类时序控制方法
Verilog任务与函数的区别
Verilog除法器设计
HDB3编解码简析
编写一个创建模块dut实例的测试平台