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如何使用FPGA进行任意小数分频器的设计
苦心人
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论文分析了双模前置小数分频器的分频原理和电路实现。结合脉冲删除技术，提出了一种适于硬件电路实现的任意小数分频的设计方案 ，用 VerilogHDL语 言编程 ，在 QuartusII下对 此方案进 行 了仿 真 ，并用 Cyclone 系 列 的 EP1C12Q240C8芯 片来 实 现 。
频率合成技术是现代 通讯 系统 的重要 组成部分 ，是 对一 个高精度和高稳定 度的基准频率 进行加 、减 、乘 、除 四则运 算 ，产 生 具 有 同 样 稳 定 度 和 基 准 度 的 频 率 。分 频 器 是 数字逻辑电路设计 中经 常使用 的一个基本 电路 。通常 ，整 数分频可以很容易地用计数器或状态机来实现。但 在某 些场合下 ，时钟源与所需要的频率并 不成 整数关 系，此时便需要采用小数分频器进行分频 。
对于小数分频 的 FPGA设计 ，目前 广泛采用 的方法 是双模前置小数分 频l_2］，以及 一种 由双模前 置小数分频改 进而得到的小数分频——用一个半整数分频器和一个整数分频器代替双模前置小数分频 中的两个整数分频器 ］。虽然 这 两 种方 案输 出时 钟 的 占空 比误 差 和 抖 动 性 能 方 面 有 所差别 ，但其工作原理却是 一致 的。双模前 置小数 分频器 在理论上可以实现任 意小数分频 ，但在实际的电路设计 中，不可能真正实现任 意小 数分频 ，文献E23在其 结论 中就指 出过 ，小数分频器 的精度受控制计数器的影响 ，而控制计数器的设 计 会 受 硬件 资源 的 限制 ，尽 管 FPGA 有 相 当 丰 富 的 硬件资源 。另外，基于 FPGA实现 的双模 前置小数 分频器 在两 个 整 数 分 频时 钟 之 间 的切 换 点 上 ，有 时候 会 出现 毛 刺 ，而时 钟 是 不 应 该 有 毛 刺 存 在 的 。下 面 将 结 合 脉 冲 删 除 技术 ，提出一种可以进行任意小数分频且不会出现毛刺的小数分频方案 ，并通过编程实现 。
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