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CMOS锁相环PLL电路的系统结构和设计资料概述
英雄孤寂
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本文设计了一种宽频率范围的CMOS锁相环（PLL）电路，通过提高电荷泵电路的电流镜镜像精度和增加开关噪声抵消电路，有效地改善了传统电路中由于电流失配、电荷共享、时钟馈通等导致的相位偏差问题。设计了一种倍频控制单元，通过编程锁频倍数和压控振荡器延迟单元的跨导，有效扩展了锁相环的锁频范围。该电路基于 Dongbu HiTek 0.18µm CMOS工艺设计，仿真结果表明，在1.8 V的工作电压下，电荷泵电路输出电压在0.25~1.5 V变化时，电荷泵的充放电电流一致性保持很好，在100 MHz~2.2 GHz的输出频率内，频率捕获时间小于2µs，稳态相对相位误差小于 0.6%. 锁相环（phase-locked loop，PLL）是一个闭环负反馈系统，能够准确地产生一系列与参考频率同相位的频率信号，是现代通信及电子领域中必不可少的系统之一，通常被用于频率合成、同步信号产生、时钟恢复以及时钟产生等。电荷泵锁相环（charge pump phase-locked loop，CPPLL）因其自身所具有的开环增益大、捕获范围宽、捕获速度快、稳定度高和相位误差小等优势，现已广泛应用在无线通信领域中。
电荷泵锁相环通常由鉴频鉴相器（PFD）、电荷泵电路（CP）、低通滤波器（LPF）、压控振荡器（VCO）以及分频器（FD）构成。本文设计的锁相环系统结构如图1所示，环路具体工作原理为：通过检测PFD输入端的参考信号fref与环路反馈信号fdiv的相差和频差，输出相应的电压信号VUP和VDN，来控制CP的工作状态。电荷泵电路将UP和DN信号转换为压控振荡器的控制电压VC输出。VC通过LPF滤除高频分量，输出直流电平，最终作为压控振荡器的控制信号。随着鉴频鉴相器的两路输入信号间的频差与相差不断减小，VC为某一恒定的电压值时，环路达到锁定状态。
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