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Xilinx FPGA输入输出延迟单元中动态延迟的调用教程
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DATA_IN_FROM_PINS Input 来自外部IO数据输入引脚
DATA_IN_TO_DEVICE Output CLK_OUT同步后的输出数据
DELAY_BUSY Output IODELAY校准和相位变化正在进行忙信号
DELAY_CLK Input FPGA内部逻辑同步时钟，可接CLK_OUT
DELAY_DATA_CAL Input IODELAY相位校正信号
DELAY_DATA_CE Input 相位增加（减少）使能信号
DELAY_DATA_INC Input 相位增加（高）、减少（低）信号
CLK_IN Input 外部时钟输入引脚
CLK_OUT Output 时钟输出，用于FPGA内部逻辑同步信号
IO_RESET Input IO模块复位信号，高电平有效
（在ISE中从Instantation template中例化会有一个CLK_RESET信号，但在实际IP核里并没有连接该信号）
对于动态相位调整，IP核要求上电时进行相位校正，通过置位DELAY_DATA_CAL信号来进行校正，要花费12~20个全局时钟周期，随后紧跟一个IO_RESET信号才能够将校正值载入模块。随后需要周期性的进行相位校正，但不再需要进行复位处理。
对于相位的调节，通过DELAY_DATA_CE与DELAY_DATA_INC进行调节，调节后等待DELAY_BUSY信号复位后可进行下一轮的调节。
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