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12位时间交织流水线adc的设计与通道失配分析
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高性能的模数转换器越来越多的应用在国防、通信和高端家电等领域，是电子信息产业中的一项关键技术。随着电子信息领域的发展，各种通信设备的工作速度不断提高，因此对于高速模数转换器的需求日趋迫切。
传统结构的ADC在保证精度的情况下，速度实现几乎达到了极限。因此，将单通道的ADC并行化是突破转换速率的限制并不牺牲精度的有效方法。多通道时间交织技术存在着固有的弊端，即通道间的增益失配、失调失配和采样时刻失配会降低系统精度，需要校正技术消除误差。
本文首先基于CMOS Smic0.18um工艺设计了一款12位50MHz的单通道流水线ADC，在输入561.523kHz的正弦信号时，信噪失真比（SNDR）达到70.3581dB，动态无杂散范围（SFDR）为77.9108dB，有效位数（ENOB）为11.5137位。在此基础上，详细分析了双通道时间交织流水线ADC的失配产生原因，通过数学推导将失调失配、增益失配和采样时刻失配对系统精度的影响进行量化，并利用Matlab建模仿真验证三种失配在时间交织系统中产生的影响。针对误差消除，采用基于LMS-FIR及CIC内插滤波的校正算法，设计了12位100M的双通道时间交织流水线ADC系统。仿真结果表明，采样时钟100MHz，输入信号频率561.523kHz时，经过校正后系统输出的动态无杂散范围达到75.98dB。
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| 文件名 | 大小 |
| 12位时间交织流水线adc的设计与通道失配分析.pdf | 5M |
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