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关于Altera CPLD的奇怪问题
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2011-05-25
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什么是.scf？答：SCF文件是MAXPLUSII的仿真文件, 可以在MP2中新建.
用Altera_Cpld作了一个186（主CPU）控制sdram的控制接口, 发现问题：要使得sdram读写正确, 必须把186(主CPU)的clk送给sdram, 而不能把clk经cpld的延时送给sdram. 两者相差仅仅4ns. 而时序通过逻辑分析仪测试没有问题. 此程序在xilinx器件上没有问题. 这是怎么回事？
答：建议将所有控制和时钟信号都从PLD输出, 因为SDRAM对时钟偏移(clock skew)很敏感, 而Altera的器件PLL允许对时钟频率和相位都进行完全控制. 因此, 对于所有使用SDRAM的设计, Altera的器件PLL必须生成SDRAM时钟信号.
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