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数字后端流程与工具
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2011-10-28
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数字前端设计流程,使用PT进行STA
lSYNOPSYS – Prime Time
l只是一个时序分析工具，本身不对电路做任何修改。
l在ASIC流程中对于电路进行任何修改过后都应该使用STA工具检查其时序，以保证电路时序满足要求。
l仍然采用wire load model来估算电路时序。
l可以参考QUATURS II的timequest timing analyzer学习。
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