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设计并制作8路数字信号发生器与逻辑分析仪
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2009-08-18
安德森大
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设计并制作一个8路数字信号发生器与逻辑分析仪，其结构框图如图1所示：
二、要求
1、基本要求
（1）制作数字信号发生器
能产生8路可预置的逻辑信号序列，并能够重复输出，输出信号电平在1V～5V范围内可调节，输入时钟频率范围100Hz～5MHz。逻辑信号序列示例如图2，3所示。
（2）制作逻辑分析仪
a．具有采集8路逻辑信号的功能，支持定时分析和状态分析,最大定时取样速率5MHz，采样时钟周期最小步进为200ns，最大状态时钟速率500KHz。
b．支持边沿触发（上升沿和下降沿），单级触发字。在信号满足触发条件时，能对被测信号进行采集、存储。
c． 输入电路的输入阻抗大于50kΩ，其逻辑信号门限电压设置范围1V～5V（10mV 增量）。
d．能清晰稳定地显示所采集到的8路信号波形，并显示触发点位置。
e．每通道的存储深度为500bit。
2、发挥部分
（1）最大定时取样速率10MHz，采样时钟周期最小步进为100ns。
（2）能显示可移动的时间标志线，并显示时间标志线所对应时刻的输入信号的逻辑状态。
（3）支持脉冲宽度触发（≥, ≤，脉冲包括正脉冲和负脉冲，最小脉冲宽度为5μs）。
（4）触发位置可设置为开始，中间，结束或用户定义。
（5）可测量两条可移动时间标志线之间的时间间隔。
（6）其它（如增加存储深度后分页显示等）。
二、要求
1、基本要求
（1）制作数字信号发生器
能产生8路可预置的逻辑信号序列，并能够重复输出，输出信号电平在1V～5V范围内可调节，输入时钟频率范围100Hz～5MHz。逻辑信号序列示例如图2，3所示。
（2）制作逻辑分析仪
a．具有采集8路逻辑信号的功能，支持定时分析和状态分析,最大定时取样速率5MHz，采样时钟周期最小步进为200ns，最大状态时钟速率500KHz。
b．支持边沿触发（上升沿和下降沿），单级触发字。在信号满足触发条件时，能对被测信号进行采集、存储。
c． 输入电路的输入阻抗大于50kΩ，其逻辑信号门限电压设置范围1V～5V（10mV 增量）。
d．能清晰稳定地显示所采集到的8路信号波形，并显示触发点位置。
e．每通道的存储深度为500bit。
2、发挥部分
（1）最大定时取样速率10MHz，采样时钟周期最小步进为100ns。
（2）能显示可移动的时间标志线，并显示时间标志线所对应时刻的输入信号的逻辑状态。
（3）支持脉冲宽度触发（≥, ≤，脉冲包括正脉冲和负脉冲，最小脉冲宽度为5μs）。
（4）触发位置可设置为开始，中间，结束或用户定义。
（5）可测量两条可移动时间标志线之间的时间间隔。
（6）其它（如增加存储深度后分页显示等）。
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路迩 2016-03-11
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