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常用数字电路的Verilog描述
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2017-04-04
汪春困
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常用数字电路的Verilog语言描述
一、 常用组合电路的设计方法
组合电路特点：
任意时刻的输出仅仅决定于该时刻的输入，与电路原来的状态无关。
电路中无存储器、无反馈结构；无记忆功能。
常用的组合电路：
编码器
译码器
数据选择器
加法器
数值比较器
奇偶校验器
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