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使用Verilog HDL实现数字时钟设计的详细资料说明
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Verilog HDL是一种硬件描述语言，用于从算法级、门级到开关级的多种抽象设计层次的数字系统建模。被建模的数字系统对象的复杂性可以介于简单的门和完整的电子数字系统之间。数字系统能够按层次描述，并可在相同描述中显式地进行时序建模。Verilog HDL 语言具有下述描述能力：设计的行为特性、设计的数据流特性、设计的结构组成以及包含响应监控和设计验证方面的时延和波形产生机制。所有这些都使用同一种建模语言。此外，Verilog HDL语言提供了编程语言接口，通过该接口可以在模拟、验证期间从设计外部访问设计，包括模拟的具体控制和运行。Verilog HDL语言不仅定义了语法，而且对每个语法结构都定义了清晰的模拟、仿真语义。因此，用这种语言编写的模型能够使用Verilog仿真器进行验证。语言从C编程语言中继承了多种操作符和结构。Verilog HDL提供了扩展的建模能力，其中许多扩展最初很难理解。但是，Verilog HDL语言的核心子集非常易于学习和使用，这对大多数建模应用来说已经足够。当然，完整的硬件描述语言足以对从最复杂的芯片到完整的电子系统进行描述。
1.2概述
人类的计时器已有几千年历史。如今我们只需瞧一下钟就能说出时间，我们把这看成是很自然的事。但在长达几千年的时间里，根本就没有任何测定时间的精确方法。人们通过太阳在天空中的位置，或者通过像日晷或沙漏这样的装置来判断时间。在沙漏中，是通过沙子从一个双头玻璃容器中漏落下来来指示时间的。至今为止，在中国历史上有留下记载的四代计时器分别为：日晷、沙漏、机械钟、石英钟。目前在中国市场上，大多数家庭使用的普通时钟即为石英钟。本设计采用可编程芯片和VHDL语言进行软硬件设计，不但可使硬件大为简化，而且稳定性也有明显提高。由于可编程芯片的频率精度可达到50 MHz，因而计时精度很高。
1.3本设计的任务和主要功能
基本要求：能够正确显示时、分、秒，并有校时、半点报时和整点报时功能。要求能在数码管上面正确显示。
在完成基本要求的基础上，可进一步增加功能、提高性能，如增加闹铃功能。
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