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基于改进延迟锁相环的高速低抖动时钟电路的开发与设计
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2017-11-11
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时钟产生抖动（jitter）会使发生抖动的时钟信号与未发生抖动的时钟信号在时域上存在偏差，从而使模数转换器的采样频率发生紊乱，最终导致模数转换器采样的不稳定性，使输出信号存在频谱毛刺，导致误码率上升，限制数据结构传输效率。随着输入时钟信号频率的不断增高，由时钟抖动而引起的噪声也逐渐从小频率下的可忽略噪声变换到在高频率下占主导地位而不可忽略，使信噪比（SNR）变小，降低了模数转换的精度。
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