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高速电路电源分配网络的时域分析与设计
dushoujun
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随着数字集成电路工艺向 10nm 甚至更小尺寸发展，高速系统的时钟主频和瞬态 电流不断提升，而工作电压却不断降低，这将进一步拓宽电压噪声带宽并降低电压噪 声绝对容限。此外，与工艺技术的持续改进相反，印刷电路板和封装的互连技术相对 保持不变，由于寄生效应，电源分配网络在高频情况下表现出更加突出的感性。因此， 电源分配网络的分析与设计面临更加严峻的考验。 电源噪声作为衡量电源分配网络性能的重要参数之一，和芯片的电流激励形式密 切相关。对于相同的电源分配网络输入阻抗，不同的电流激励形式对应的电源噪声解 析表达式不同，电源分配网络的时域分析与设计技术不同。针对高速数字系统中常见 的阶跃电流和三角电流，该文提出了基于电源分配网络等效简化的电源噪声计算与分 析技术和利用有效去耦上升时间选择去耦电容的电源分配网络时域设计方法，归纳如 下： 1) 在输入电流激励形式为阶跃电流的条件下，第一，等效简化电源分配网络模 型的同时，理论推导了电源分配网络简化过程中产生的最大误差；第二，利用简化的 模型计算电源噪声，并定量分析了最大电源电源噪声与电流激励上升时间和去耦电容 相关参数的关系，确定影响电源噪声幅度的因素，为电源分配网络电源噪声的抑制奠 定重要的理论基础。通过与软件 ADS 的仿真结果对比，验证了该方法的正确性。 2) 针对电源分配网络中常见的三角电流形式，推导出需要添加去耦网络的电流 激励上升时间的临界条件以及去耦电容能有效去耦的电流激励上升时间范围。通过进 一步研究去耦电容最大电压噪声与上升时间和电容参数的关系，提出利用有效去耦上 升时间选择去耦电容的方法。最后利用该方法对四种典型的输入激励进行电源分配网 络设计。实验结果表明，与传统的频域目标阻抗法相比，这种方法至少可减少 31.6% 的电容数量，简化去耦网络，降低设计成本。
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