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高速SERDES接口芯片设计的关键技术详细研究论文免费下载
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随着通信技术的飞速发展，高速数据传输系统成为了当前研究的热点，而高速 SERDES 接口芯片的研究则是其中一个重要的组成部分。SERDES 接口芯片的主要功能是将低速的并行信号转换成为高速低压差分信号（LVDS）并通过串行链路发送，同时能够接收串行输入 LVDS 数据并正确的转换为低速并行信号。
当高速信号在印制电路板上传输时，任何微小的抖动噪声源都可能会影响信号传输的质量，增加信号在时域中的抖动，从而导致信号的眼图闭合，接收器不能正确的识别信号电平。因此，对于高速信号传输，信号的抖动是各种研究中最需要关注的领域，包括抖动产生的机理以及相应的减少抖动的措施。在高速 SERDES 芯片抖动相关的研究中，一方面，SERDES 验证方法学是需要认真考虑的一个问题。近年来，对 SERDES 系统的验证仿真方法研究是设计者都普遍关注的领域，但几乎都是利用高级建模语言 Verilog-A 来进行功能建模，然后再设计电路。另一方面，SERDES 系统的抖动容限是需要关注的问题，为了实现一个具有较高抖动容限的差分信号接收器，需要设计低抖动的锁相环、高增益的均衡器和具有较小延迟的时钟和数据恢复电路（CDR）环路。本文以高速信号传输应用为背景，在基于 SERDES 接口芯片的研究基础上，针对具体的工艺，以降低系统信号抖动为目标，做了多项创新性的工作。
1、传统的 VCO 结构在低供电电压环境下工作时，频率-电压调谐范围窄，使得相位噪声性能差，不适合应用在调频范围宽的场合。本文提出将一种改进型的有源电感负载作为全摆幅交叉耦合 VCO 的负载，不仅能够在低供电电压环境下工作，还保证了频率-电压调谐范围广，相应的可以改善相位噪声性能，适合应用在调频范围宽的场合。芯片测试结果表明，该电路结构能够很好的工作在低供电电压条件下，采用该 VCO 结构的锁相环输出时钟相位噪声特性较好。
2、传统的多数表决电路采用与非门结构实现，导通电阻大，一旦表决信号较多，要求级联 MOS 管较多，则不适合在低电压供电条件下工作。本论文提出一种新的表决器电路结构，对输入数据和采样时钟的相位检测结果进行多数表决，表决电路结构简单，导通电阻小，环路延时小，特别适合于低压条件下的多电平表决。测试结果表明基于该表决器的时钟和数据恢复电路所恢复的输出时钟抖动小，满足设计需求。
3、在传统的均衡放大器设计中，由于负载电容的影响，为了保证放大器的带宽特性，负载电阻不能取得很大，导致高频增益有限。本论文探索性的设计了一种新的 LVDS 信号均衡放大器结构，采用双电压偏置方式以及有源电感的负载结构，有效提高放大器的高频增益和低频增益的比率。电路仿真显示，相比较于传统的电路结构，在同样的负载电容条件下，可以获得更大的放大器高频增益。
最后，以所设计的电路为基础，采用 0.13µm CMOS 工艺实现了一款工作在 1.5Gb/s 速率，包括信号强度检测电路的单片单通道 SERDES 接口芯片的接收器。实际测试表明，单片电路在 0.5-1.5Gb/s 的速率内稳定工作，在输入数据速率为 1.5Gb/s 的情况下，恢复出的时钟工作频率为 750MHz，恢复的时钟能够正确的在数据中心点进行采样，且具有良好的抖动特性。
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