搜索内容
登录
UVM
0人关注
UVM是一个以SystemVerilog类库为主体的验证平台开发框架,验证工程师可以利用其可重用组件构建具有标准化层次结构和接口的功能验证环境。
...展开
158
文章
0
视频
26
帖子
19126
阅读
关注标签,获取最新内容
全部
技术
资讯
资料
帖子
UVM Transaction-Level Modeling (TLM)概述
2023-05-22
763阅读
谈谈UVM代码生成器的优点及开发使用时需要注意的问题
2023-05-20
1792阅读
Easier UVM Code Generator Part 2:添加用户定义的代码
2023-05-20
715阅读
Easier UVM Code Generator Part 1: 运行仿真
2023-05-19
738阅读
RAL寄存器模型操作图鉴
2023-05-17
886阅读
个性化地定制自己的uvm代码生成器模板和脚本
2023-05-14
1989阅读
VCS/XRUN如何创建一个非UVM的简单仿真环境?
2023-05-12
3227阅读
看看这个"UVM陷阱",你是不是也遇到过
2023-05-08
659阅读
如何设计和构建Testbench呢?
2023-05-08
852阅读
参数化RTL的验证思路
2023-05-05
1632阅读
介绍一个通过GUI方式自动生成UVM环境的工具
2023-05-04
1227阅读
数字硬件建模SystemVerilog之Interface方法概述
2023-04-28
2572阅读
如何配置sequence的仲裁算法和优先级?
2023-04-27
1240阅读
UVM验证环境启动时及运行时的控制方案
2023-04-13
1931阅读
看看使用芯片验证随机带来的六宗罪
2023-04-10
646阅读
受约束随机验证的效果真的比直接用例测试好吗?
2023-04-10
960阅读
盘点UVM不同机制的调试功能
2023-04-06
853阅读
UVM中的utility宏
2023-03-30
782阅读
SystemVerilog中线程常用的精细化控制方法
2023-03-27
1216阅读
一种智能网卡的形式验证流程
2023-03-25
886阅读
上一页
6
/
9
下一页
相关推荐
更多 >
IOT
海思
STM32F103C8T6
数字隔离
硬件工程师
wifi模块
74ls74
MPU6050
UHD
Protues
STC12C5A60S2
×
20
完善资料,
赚取积分