FPGA设计原则总结

SpinalHDL BlackBox时钟与复位

Windows上使用iverilog+gtkwave仿真

仿真时为什么顶层不例化

不同的Verilog代码功耗与面积(PPA)差距能有多大？

verilog向量的部分选择

基于Verilog的分数分频电路设计

偶数分频/奇数分频/分数分频详解

FPGA学习经验总结

fpga串口通信的verilog驱动编程解析

X态如何通过RTL级和门级仿真模型中的逻辑进行传播呢？

Interface端口的概念介绍

搞芯片怎么能不懂perl语言呢？

基于FPGA的按键检测设计

如何在verilog中使用If语句和case语句？

Verilog中循环语句简介

RAM初始化的下板验证

CRC校验verilog代码如何生成？

一个简单的8位处理器完整设计过程及verilog代码

SystemVerilog/Verilog中的各种延迟模型