资料下载
×
基于FPGA Nios-Ⅱ的矩阵运算硬件加速器设计
消耗积分:0 |
格式:pdf |
大小:1.38 MB |
2011-12-06
分享资料个
针对复杂算法中矩阵运算量大, 计算复杂, 耗时多, 制约算法在线计算性能的问题, 从硬件实现角度, 研究基于FPGA/Nios-Ⅱ的矩阵运算硬件加速器设计, 实现矩阵并行计算。首先根据矩阵运算的算法分析, 设计了矩阵并行计算的硬件实现结构, 并在Modelsim 中进行功能模块的仿真, 然后将功能模块集成一个自定制组件, 并通过Avalon 总线与NiosⅡ主处理器通信, 作为硬件加速器。最后在FPGA 芯片中构建SoPC 系统, 并在Altera DE3 开发板中进行矩阵实时计算测试。测试结果验证了基于FPGA/Nios-Ⅱ矩阵运算硬件加速器的正确性、可行性以及较高的计算性能。
声明：本文内容及配图由入驻作者撰写或者入驻合作网站授权转载。文章观点仅代表作者本人，不代表电子发烧友网立场。文章及其配图仅供工程师学习之用，如有内容侵权或者其他违规问题，请联系本站处理。 举报投诉
评论(0)
发评论
- 相关下载
- 相关文章
