这些8位锁存器专门设计用于存储输入数据总线的内容并提供将存储的数据读回输入数据总线上的能力。Q输出被设计为具有总线驱动能力。
当使能(EN)输入为低时,边缘触发触发器在时钟(CLK)输入的低到高转变时输入数据。除了EN为低之外,还可以通过将读取(RD)输入设为低来将数据读回数据输入。当EN为高时,回读和写入模式均被禁用。EN上的转换应仅在CLK高的情况下进行,以防止错误计时。
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