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基于C64x+ DSP高速缓存一致性分析
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2017-10-25
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高速缓存（CACHE）作为内核和低速存储器之间的桥梁，基于代码和数据的时间和空间相关性，以块为单位由硬件控制器自动加载内核所需要的代码和数据。如果所有程序和数据的存取都由内核完成，基于CACHE的运行机制，内核始终能够得到存储器中最新的数据。但是当有其它可以更改存储器内容的部件存在时，例如不需要内核干预的直接数据存取（DMA）引擎，就可能出现由于CACHE的存在而导致内核或者DMA不能够得到最新数据的现象，也就是CACHE一致性的问题。
C64x+ 存储器架构
德州仪器（TI）公司对高性能C64x核进行了改进，使其性能大副提升，称之为C64x+DSP核。C64x+系统的存储器框图如图1所示。存储器被分成了三级：第一级是L1，包含数据存储器（L1D）和代码存储器（L1P）；第二级是代码和数据共用存储器（L2）；第三级是外部存储器，主要是DDR2存储器。L1P、L1D和L2的CACHE功能分别由相应的L1P控制器、L1D控制器和L2控制器完成。表 1总结了C64x+平台上可用的CACHE情况。
图1 C64x+ 存储器框图
表 1 C64x+ CACHE特性
C64x+平台上L1P用来存储或者缓存代码；L1D用来存储或者缓存数据。L1P和L1D大小都是32K字节，可以分别配置0K、4KB、8KB、16KB或者32KB作为CACHE，其余作为代码或者数据RAM。作为CACHE的部分，用来缓存L2和DDR2的数据或代码。作为RAM的部分，可以存储关键的代码或者数据使得内核能够以很高的速度访问。C64x+平台上L2 存储器可用于存储代码和数据。L2上最大可以分配256K字节CACHE来缓存DDR2中的数据或代码。L2中其余部分作为RAM存储代码和数据。
C64x+ 存储器架构
德州仪器（TI）公司对高性能C64x核进行了改进，使其性能大副提升，称之为C64x+DSP核。C64x+系统的存储器框图如图1所示。存储器被分成了三级：第一级是L1，包含数据存储器（L1D）和代码存储器（L1P）；第二级是代码和数据共用存储器（L2）；第三级是外部存储器，主要是DDR2存储器。L1P、L1D和L2的CACHE功能分别由相应的L1P控制器、L1D控制器和L2控制器完成。表 1总结了C64x+平台上可用的CACHE情况。
图1 C64x+ 存储器框图
表 1 C64x+ CACHE特性
C64x+平台上L1P用来存储或者缓存代码；L1D用来存储或者缓存数据。L1P和L1D大小都是32K字节，可以分别配置0K、4KB、8KB、16KB或者32KB作为CACHE，其余作为代码或者数据RAM。作为CACHE的部分，用来缓存L2和DDR2的数据或代码。作为RAM的部分，可以存储关键的代码或者数据使得内核能够以很高的速度访问。C64x+平台上L2 存储器可用于存储代码和数据。L2上最大可以分配256K字节CACHE来缓存DDR2中的数据或代码。L2中其余部分作为RAM存储代码和数据。
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