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达芬奇技术的数字视频系统设计方案
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2017-11-01
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引 言
在数字视频创新已经成为数字信息产业热点的今天，数字视频系统的设计方法不断提高，数字视频系统的复杂度已经远远超过以往任何时候。达芬奇技术成功实现数字视频需要四大要素的最新进步，即：处理器、开发工具、软件以及系统专业技术。由于能够在集成这四种要素的平台中实现数字视频、音频、语音与话音技术，因此达芬奇技术可以为数字视频的当前变革打下基础。
本设计是在一块60*60mm 的PCB板上来完成视频的采集、处理与显示。由摄像头采集的视频图像经由解码器转换成达芬奇处理器能够处理的格式，在Codec Engine 中实现H.264 、MPEG-4编解码，在LCD液晶屏上最高能达到1280*720 分辨率下30fps（帧/每秒）流畅显示。这样的数字视频系统能达到尺寸小，功能强，设计灵活，实用性广的优点。
1. 1．系统的总体架构及工作原理
2. 1.1 TMS320DM*6 器件总揽 达芬奇处理器TMS320DM*6 是基于业界最高性能的DSP平台—TI TMS320C6000？ 由ARM926EJ-S 内核、TMS320C64x+ DSP 内核、系统控制、视频处理子系统（VPSS）、电源管理、外部存储器接口、外围控制模块等功能模块组成。
TMS320DM*6 中的ARM926EJ-S 内核具有16KB 指令和8KB 数据Cache 及16KB ROM 和16KB RAM 。TMS320C64x+ DSP 内核具有32KB L1 程序R A M / C a c h e 、8 0 K B L1 数据R A M /Cache 及64KB L2 RAM/Cache 。具有DDR2 内存控制器；64 通道增强型DMA 控制器；串行端口（3 个UART、I2C、SPI、音频串口）;3 个64 位通用定时器；10/100M 以太网；USB2.0 端口；3 个PWM 端口；多达71 个通用I/O 口；支持MMC/SD/CF 卡等。系统控制模块提供了看门狗、中断控制器、电源管理控制器、复位控制器及2 个片上振荡器。视频处理子系统（VPSS） 有用于视频输入的视频前端输入（VPFF） 接口由CCD 控制器（CCDC）， 预处理器、柱状模块、自动曝光/白平衡/聚焦模块（H3A）和寄存器组成；和用于视频输出的视频后端输出（VPBE）接口由屏幕菜单式调节器（OSD）、视频编码器（VENC）和四路10bit DACs 组成。
1.2 系统的硬件组成及工作原理
整个数字视频系统采用的是由达芬奇处理器（TMS320DM*6）、DDR2 SDRAM 、NAND FLASH、视频解码器TVP5146 、电源管理芯片TPS65023，LTC3412 加上外围接口芯片的方案。视频解码器把CCD摄像头传过来的模拟视频信号进行模/数转换，变成符合ITU-BT.656 标准的数字视频信号，然后将数字视频信号传到达芬奇处理器的视频处理子系统的前端进行预处理经过Codec Engine 编解码后送到视频处理子系统的后端，直接输出数字视频信号到显示终端上或是通过四路54MHz 的DACs来提供NTSC/PAL制式的模拟视频输出。DM*6 上的ARM端主要做为控制器来控制视频解码芯片和外围接口芯片，DSP端主要负责视频编解码工作。系统硬件框图如图1所示
图1 系统硬件框图
在数字视频创新已经成为数字信息产业热点的今天，数字视频系统的设计方法不断提高，数字视频系统的复杂度已经远远超过以往任何时候。达芬奇技术成功实现数字视频需要四大要素的最新进步，即：处理器、开发工具、软件以及系统专业技术。由于能够在集成这四种要素的平台中实现数字视频、音频、语音与话音技术，因此达芬奇技术可以为数字视频的当前变革打下基础。
本设计是在一块60*60mm 的PCB板上来完成视频的采集、处理与显示。由摄像头采集的视频图像经由解码器转换成达芬奇处理器能够处理的格式，在Codec Engine 中实现H.264 、MPEG-4编解码，在LCD液晶屏上最高能达到1280*720 分辨率下30fps（帧/每秒）流畅显示。这样的数字视频系统能达到尺寸小，功能强，设计灵活，实用性广的优点。
1. 1．系统的总体架构及工作原理
2. 1.1 TMS320DM*6 器件总揽 达芬奇处理器TMS320DM*6 是基于业界最高性能的DSP平台—TI TMS320C6000？ 由ARM926EJ-S 内核、TMS320C64x+ DSP 内核、系统控制、视频处理子系统（VPSS）、电源管理、外部存储器接口、外围控制模块等功能模块组成。
TMS320DM*6 中的ARM926EJ-S 内核具有16KB 指令和8KB 数据Cache 及16KB ROM 和16KB RAM 。TMS320C64x+ DSP 内核具有32KB L1 程序R A M / C a c h e 、8 0 K B L1 数据R A M /Cache 及64KB L2 RAM/Cache 。具有DDR2 内存控制器；64 通道增强型DMA 控制器；串行端口（3 个UART、I2C、SPI、音频串口）;3 个64 位通用定时器；10/100M 以太网；USB2.0 端口；3 个PWM 端口；多达71 个通用I/O 口；支持MMC/SD/CF 卡等。系统控制模块提供了看门狗、中断控制器、电源管理控制器、复位控制器及2 个片上振荡器。视频处理子系统（VPSS） 有用于视频输入的视频前端输入（VPFF） 接口由CCD 控制器（CCDC）， 预处理器、柱状模块、自动曝光/白平衡/聚焦模块（H3A）和寄存器组成；和用于视频输出的视频后端输出（VPBE）接口由屏幕菜单式调节器（OSD）、视频编码器（VENC）和四路10bit DACs 组成。
1.2 系统的硬件组成及工作原理
整个数字视频系统采用的是由达芬奇处理器（TMS320DM*6）、DDR2 SDRAM 、NAND FLASH、视频解码器TVP5146 、电源管理芯片TPS65023，LTC3412 加上外围接口芯片的方案。视频解码器把CCD摄像头传过来的模拟视频信号进行模/数转换，变成符合ITU-BT.656 标准的数字视频信号，然后将数字视频信号传到达芬奇处理器的视频处理子系统的前端进行预处理经过Codec Engine 编解码后送到视频处理子系统的后端，直接输出数字视频信号到显示终端上或是通过四路54MHz 的DACs来提供NTSC/PAL制式的模拟视频输出。DM*6 上的ARM端主要做为控制器来控制视频解码芯片和外围接口芯片，DSP端主要负责视频编解码工作。系统硬件框图如图1所示
图1 系统硬件框图
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